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公开(公告)号：CN111952352B
公开(公告)日：2025-02-21
申请号：CN202010215833.5
申请日：2020-03-25
Applicant: 富士电机株式会社
Abstract: 本发明提供即使在电荷平衡为“1”的状态下也能够抑制雪崩耐量降低的超结半导体装置及超结半导体装置的制造方法。半导体装置具有供电流流通的有源区(30)和终端结构部(40)。在第1导电型的半导体基板(1)的正面设置有第1导电型的第1半导体层(2)。在第1半导体层(2)的表面设置有在与正面平行的面中反复交替地配置有第1导电型的第1柱(3)和第2导电型的第2柱(4)的并列pn结构(20)。有源区(30)的第2柱(4)包含第1区域(41)和第2区域(42)，在第1区域(41)中，第2柱(4)的底面与半导体基板(1)的正面之间的距离比第2区域(42)中的第2柱(4)的底面与半导体基板(1)的正面之间的距离长。
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公开(公告)号：CN107039419A
公开(公告)日：2017-08-11
申请号：CN201611060444.X
申请日：2016-11-25
Applicant: 富士电机株式会社
CPC classification number: H01L29/0634 , H01L21/2252 , H01L21/2253 , H01L21/266 , H01L21/324 , H01L21/823418 , H01L21/823487 , H01L27/0629 , H01L27/088 , H01L29/0638 , H01L29/0834 , H01L29/1095 , H01L29/402 , H01L29/408 , H01L29/7397 , H01L29/7803 , H01L29/7805 , H01L29/7811 , H01L29/7813 , H02M7/003 , H02M7/537 , H01L27/0207
Abstract: 本发明提供一种用于通过缓和SJ柱与漂移区之间的电场集中，而在一块半导体芯片内将MOSFET区、FWD区和IGBT区电连接且并联连接的最佳结构。本发明提供的半导体装置，具备：半导体基板；具有第一柱和第二柱的重复结构的超结型MOSFET部；在半导体基板与超结型MOSFET部分离而设置，并具有包括第二导电型的杂质的漂移区的并列器件部；在半导体基板并位于超结型MOSFET部与并列器件部之间的边界部，其中，边界部从一个主表面侧向另一主表面侧延伸，并且至少具有一个具有第一导电型的杂质的第三柱，第三柱比第一柱和第二柱都浅。
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Patent Agency Ranking
公开(公告)号：CN107393951A
公开(公告)日：2017-11-24
申请号：CN201710205696.5
申请日：2017-03-31
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
CPC classification number: H01L29/0634 , H01L21/26513 , H01L29/0878 , H01L29/1095 , H01L29/41766 , H01L29/66727 , H01L29/66734 , H01L29/7813 , H01L29/7827 , H01L29/0684 , H01L29/66666
Abstract: 本发明提供能够形成热历程少的超结的结构的半导体装置及其制造方法。所述半导体装置具备：接触沟槽，其形成在2个栅极沟槽之间，贯穿源极区且其下端配置于基极区；以及第二导电型的突出部，在与接触沟槽的下端对置的区域，以向基极区的下端的下侧突出的方式形成，从源极区的上端起到突出部的下端为止的深度为3μm以上，在与深度方向垂直的横向与突出部邻接的第一导电型的区域的载流子浓度Nd和突出部的载流子浓度Na满足预定的算式。
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公开(公告)号：CN111799328B
公开(公告)日：2024-10-25
申请号：CN202010108373.6
申请日：2020-02-21
Applicant: 富士电机株式会社
Inventor： 菅井勇
IPC: H01L29/78 , H01L21/336 , H01L21/04 , H01L29/06
Abstract: 本发明提供一种针对感性负载和恢复电流的耐量高的半导体装置。具有有源区和耐压区的半导体装置具备：第一半导体层，具有第一导电型；第二导电型的第二半导体区，选择性地配置在第一半导体层上的正面侧；多个第一沟槽接触TC部，在有源区的耐压区侧的端部的第二半导体区内，以沿预定的方向延伸的方式彼此分离地配置；第二沟槽接触TC部，在有源区中的耐压区侧的端部，以沿预定的方向延伸的方式配置于第二半导体区内，相对第一TC部位于与耐压区相反的一侧且与多个第一TC部隔开间隔地配置；导电体层，将多个第一TC部彼此电连接；以及导电连接区，配置于第一TC部与第二TC部之间，具有比第二半导体区的电阻率低的电阻率，将第一TC部与第二TC部电连接。
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公开(公告)号：CN107039419B
公开(公告)日：2021-08-31
申请号：CN201611060444.X
申请日：2016-11-25
Applicant: 富士电机株式会社
Abstract: 本发明提供一种用于通过缓和SJ柱与漂移区之间的电场集中，而在一块半导体芯片内将MOSFET区、FWD区和IGBT区电连接且并联连接的最佳结构。本发明提供的半导体装置，具备：半导体基板；具有第一柱和第二柱的重复结构的超结型MOSFET部；在半导体基板与超结型MOSFET部分离而设置，并具有包括第二导电型的杂质的漂移区的并列器件部；在半导体基板并位于超结型MOSFET部与并列器件部之间的边界部，其中，边界部从一个主表面侧向另一主表面侧延伸，并且至少具有一个具有第一导电型的杂质的第三柱，第三柱比第一柱和第二柱都浅。
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公开(公告)号：CN111952352A
公开(公告)日：2020-11-17
申请号：CN202010215833.5
申请日：2020-03-25
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供即使在电荷平衡为“1”的状态下也能够抑制雪崩耐量降低的超结半导体装置及超结半导体装置的制造方法。半导体装置具有供电流流通的有源区(30)和终端结构部(40)。在第1导电型的半导体基板(1)的正面设置有第1导电型的第1半导体层(2)。在第1半导体层(2)的表面设置有在与正面平行的面中反复交替地配置有第1导电型的第1柱(3)和第2导电型的第2柱(4)的并列pn结构(20)。有源区(30)的第2柱(4)包含第1区域(41)和第2区域(42)，在第1区域(41)中，第2柱(4)的底面与半导体基板(1)的正面之间的距离比第2区域(42)中的第2柱(4)的底面与半导体基板(1)的正面之间的距离长。
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公开(公告)号：CN111799328A
公开(公告)日：2020-10-20
申请号：CN202010108373.6
申请日：2020-02-21
Applicant: 富士电机株式会社
Inventor： 菅井勇
IPC: H01L29/78 , H01L21/336 , H01L21/04 , H01L29/06
Abstract: 本发明提供一种针对感性负载和恢复电流的耐量高的半导体装置。具有有源区和耐压区的半导体装置具备：第一半导体层，具有第一导电型；第二导电型的第二半导体区，选择性地配置在第一半导体层上的正面侧；多个第一沟槽接触TC部，在有源区的耐压区侧的端部的第二半导体区内，以沿预定的方向延伸的方式彼此分离地配置；第二沟槽接触TC部，在有源区中的耐压区侧的端部，以沿预定的方向延伸的方式配置于第二半导体区内，相对第一TC部位于与耐压区相反的一侧且与多个第一TC部隔开间隔地配置；导电体层，将多个第一TC部彼此电连接；以及导电连接区，配置于第一TC部与第二TC部之间，具有比第二半导体区的电阻率低的电阻率，将第一TC部与第二TC部电连接。
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