公开(公告)号：CN1955847A

公开(公告)日：2007-05-02

申请号：CN200610149997.2

申请日：2006-10-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈桂顺 ,  林进祥 ,  高蔡胜 ,  陈俊光 ,  陆晓慈 ,  梁辅杰

IPC: G03F7/20 ,  H01L21/027

CPC classification number: G03F7/70333 ,  G03F7/70091 ,  G03F7/70108 ,  G03F7/70283 ,  G03F7/70641 ,  G03F9/7026

Abstract: 本发明是有关于一种用于半导体制程的光微影方法，包含提供一基材当作一晶圆，以及提供一光罩来曝光此晶圆。此晶圆是使用一种组合高角度照明方法及焦点漂移曝光方式来进行曝光。利用这种整合高角度照明方法和焦点漂移曝光方法的光微影制程，可以降低邻近效应，并增加焦点深度。

公开(公告)号：CN101551603B

公开(公告)日：2012-01-25

申请号：CN200810168204.0

申请日：2008-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陆晓慈 ,  陈桂顺 ,  吴小真 ,  张尚文 ,  刘家助

IPC: G03F7/36 ,  G03F7/26 ,  H01L21/027

CPC classification number: G03F7/405 ,  G03F7/0035

Abstract: 一种图案化光敏层的方法包括：提供一个其上形成有第一层的衬底，利用阳离子处理包括所述第一层的衬底，在所述第一层上形成第一光敏层，图案化所述第一光敏层以形成第一图案，利用阳离子处理所述第一图案，在所述已处理第一图案上形成第二光敏层，图案化所述第二光敏层以形成第二图案，以及使用所述第一图案与所述第二图案作为掩膜处理所述第一层。

公开(公告)号：CN101551603A

公开(公告)日：2009-10-07

申请号：CN200810168204.0

申请日：2008-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陆晓慈 ,  陈桂顺 ,  吴小真 ,  张尚文 ,  刘家助

IPC: G03F7/36 ,  G03F7/26 ,  H01L21/027

CPC classification number: G03F7/405 ,  G03F7/0035

Abstract: 一种图案化光敏层的方法包括：提供一个其上形成有第一层的衬底，利用阳离子处理包括所述第一层的衬底，在所述第一层上形成第一光敏层，图案化所述第一光敏层以形成第一图案，利用阳离子处理所述第一图案，在所述已处理第一图案上形成第二光敏层，图案化所述第二光敏层以形成第二图案，以及使用所述第一图案与所述第二图案作为掩膜处理所述第一层。

公开(公告)号：CN100426500C

公开(公告)日：2008-10-15

申请号：CN200610001667.9

申请日：2006-01-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张正宏 ,  陆晓慈 ,  傅竹韵 ,  张文 ,  郑双铭

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L23/3192 ,  H01L2924/0002 ,  H01L2924/13091 ,  H01L2924/00

Abstract: 本发明为提供一种半导体元件的多层内介电层及其制造方法，具体涉及一种增进插塞模组表现的方法，其是包含通过降低内介电层的表面差异度来改善所制得的插塞模组表现，其对制造导电插塞上将产生较佳的表现。此内介电层是包含多层，第一层(610)是保护基底上元件免于受其后续蚀刻工艺的损害，同时，一第二层(620)是覆盖于此第一层之上。由于基底上元件的轮廓表面差异，则借第三层(630)用以填充间隙。第四层(640)的厚度可使内介电层达到预期的厚度且通过一种可制得一非常平坦的内层的方法以完成此内介电层。此种多介电层的运用无须使用化学机械研磨工艺即可消除内连线层中的轮廓表面差异(填充间隙与平坦化突起处)。

公开(公告)号：CN1825582A

公开(公告)日：2006-08-30

申请号：CN200610001667.9

申请日：2006-01-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张正宏 ,  陆晓慈 ,  傅竹韵 ,  张文 ,  郑双铭

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L23/3192 ,  H01L2924/0002 ,  H01L2924/13091 ,  H01L2924/00

Abstract: 本发明为提供一种半导体元件的多层内介电层及其制造方法，具体涉及一种增进插塞模组表现的方法，其是包含通过降低内介电层的表面差异度来改善所制得的插塞模组表现，其对制造电性插塞上将产生较佳的表现。此内介电层是包含多层，第一层(610)是保护基底上元件免于受其后续蚀刻制程的损害，同时，一第二层(620)是覆盖于此第一层之上。由于基底上元件的轮廓表面差异，则借第三层(630)用以填充间隙。第四层(640)的厚度可使内介电层达到预期的厚度且通过一种可制得一非常平坦的内层的方法以完成此内介电层。此种多介电层的运用无须使用化学机械研磨制程即可消除内连线层中的轮廓表面差异(填充间隙与平坦化突起处)。