公开(公告)号：CN110504155A

公开(公告)日：2019-11-26

申请号：CN201811318128.7

申请日：2018-11-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢维哲 ,  黄靖宇 ,  叶昕豪 ,  王俊尧 ,  李资良

IPC: H01L21/02 ,  C23C16/34 ,  C23C16/455

Abstract: 一种方法，包括：将晶圆放入工艺室中；和在晶圆的基底层上沉积氮化硅层。沉积氮化硅层的工艺包括将含硅前体引入工艺室中；从工艺室清除含硅前体；将氢自由基引入工艺室中；从工艺室清除氢自由基；将含氮前体引入工艺室中；和从工艺室清除含氮前体。本发明实施例涉及通过氢处理形成低应力氮化硅层。

公开(公告)号：CN108807182A

公开(公告)日：2018-11-13

申请号：CN201711294959.0

申请日：2017-12-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄明杰 ,  章勋明 ,  陈嘉仁 ,  张铭庆 ,  古淑瑗 ,  黄泰钧 ,  王俊尧 ,  李资良 ,  徐志安

IPC: H01L21/336

Abstract: 半导体装置的制造方法包含在第一鳍片上方形成金属栅极结构，金属栅极结构被第一介电材料环绕，以及在第一介电材料上方形成盖层，金属栅极结构与盖层之间的蚀刻选择性超过预定的临界值。半导体装置的制造方法也包含在第一鳍片和第一介电材料上方形成图案化的硬掩模层，其中图案化的硬掩模层的开口将金属栅极结构的一部分和盖层的一部分暴露出来。半导体装置的制造方法还包含移除由图案化的硬掩模层的开口暴露出的金属栅极结构的一部分。

公开(公告)号：CN118073199A

公开(公告)日：2024-05-24

申请号：CN202310667034.5

申请日：2023-06-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖书翎 ,  程德恩 ,  叶乃瑜 ,  鍾明翰 ,  王俊尧 ,  卢永诚

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/51 ,  C23C16/455 ,  C23C16/30

Abstract: 本揭露提供半导体装置及其制造方法。将腔室抽真空至压力低于约1Torr。加热腔室至温度超过约400℃。通入前驱物至腔室中。以第一电浆分解前驱物。基于被分解的前驱物，沉积第一层在半导体装置的表面上。致密化前驱物，以形成第一栅极间隙壁。通入前驱物至腔室中以形成第一层。以第二电浆分解前驱物。基于被分解的前驱物，沉积第二层在半导体装置的表面上。致密化前驱物，以形成第二栅极间隙壁。

公开(公告)号：CN116013856A

公开(公告)日：2023-04-25

申请号：CN202210538768.9

申请日：2022-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 高琬贻 ,  王俊尧 ,  卢永诚

IPC: H01L21/8234

Abstract: 本公开总体涉及使用STI帽盖层进行应力调制以减少鳍弯曲。一种方法包括：蚀刻半导体衬底以形成半导体条带和凹部，其中半导体条带的侧壁暴露于凹部；将电介质层沉积到凹部中；以及在电介质层之上沉积帽盖层。帽盖层延伸到凹部中，并且包括氮氧化硅。该方法还包括：用电介质材料来填充凹部的剩余部分；执行退火工艺以从帽盖层去除氮；以及使电介质材料、帽盖层和电介质层凹陷。电介质材料、帽盖层和电介质层的剩余部分形成隔离区域。半导体条带的一部分突出得高于隔离区域的顶表面以形成半导体鳍。

公开(公告)号：CN115881821A

公开(公告)日：2023-03-31

申请号：CN202211275751.5

申请日：2022-10-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王尹 ,  王俊尧

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 提供了半导体器件结构。半导体器件结构包括衬底。半导体器件结构包括形成在衬底上方的栅极堆叠件。半导体器件结构包括形成在栅极堆叠件的侧壁上方的间隔件结构。间隔件结构包括介电层、富硅层和保护层。介电层形成在栅极堆叠件和富硅层之间。富硅层形成在介电层和保护层之间。富硅层中的硅的第一原子百分比大于约50％。半导体器件结构包括形成在衬底上方的源极/漏极结构。间隔件结构形成在源极/漏极结构和栅极堆叠件之间。本发明的实施例还涉及形成半导体器件结构的方法。

公开(公告)号：CN114724947A

公开(公告)日：2022-07-08

申请号：CN202210084428.3

申请日：2022-01-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张君毅 ,  王俊尧

IPC: H01L21/3213 ,  H01L21/033 ,  H01L21/027 ,  H01L29/423 ,  H01L29/78

Abstract: 在沉积时，硬掩模薄膜具有内应力分量，该内应力分量是掩模层的材料、厚度、沉积工艺以及下层材料和形貌的伪像。在图案化时，尤其是在图案化亚微米临界尺寸时，这种内应力可导致掩模层变形和扭曲。采用应力补偿工艺减少这种内应力的影响。例如，可采用热处理来释放应力。在另一实例中，采用具有相反内应力分量的第二掩模层抵消硬掩模层中的内应力分量。本申请的实施例还涉及形成半导体器件的方法。

公开(公告)号：CN114038801A

公开(公告)日：2022-02-11

申请号：CN202110782739.2

申请日：2021-07-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 傅世豪 ,  周鸿儒 ,  张哲纶 ,  郭俊铭 ,  彭远清 ,  林颂恩 ,  郑农哲 ,  王俊尧

IPC: H01L21/8234

Abstract: 本发明提供半导体装置的形成方法。本发明的方法包括接收含有半导体层的堆叠的工件；沉积第一垫氧化物层于堆叠的含锗顶层上；沉积第二垫氧化物层于第一垫氧化物层上；沉积垫氮化物层于第二垫氧化物层上；以及采用第一垫氧化物层、第二垫氧化物层、与垫氮化物层作为硬遮罩层，以图案化堆叠。沉积第一垫氧化物层的步骤采用第一氧等离子体功率，沉积第二垫氧化物层的步骤采用第二氧等离子体功率，且第二氧等离子体功率大于第一氧等离子体功率。

公开(公告)号：CN113066756A

公开(公告)日：2021-07-02

申请号：CN202110022475.0

申请日：2021-01-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卢柏全 ,  陈亭纲 ,  林颂恩 ,  王俊尧 ,  卢永诚 ,  徐志安 ,  黄泰钧 ,  王捷平

IPC: H01L21/762 ,  H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本文中描述一种半导体元件的制造方法，即在沟槽之中形成介电材料的方法。在方法的实施例中，此方法包含将第一前驱物引入至介电层的沟槽中，使得部分的第一前驱物与介电层反应并附着在沟槽的侧壁上。此方法还包含部分地蚀刻在沟槽的侧壁上的部分的第一前驱物以暴露沟槽的侧壁的上部分。此方法还包含将第二前驱物引入至沟槽中，使得部分的第二前驱物与第一前驱物的其余部分反应，以在沟槽的底部形成介电材料。

公开(公告)号：CN110504155B

公开(公告)日：2021-05-25

申请号：CN201811318128.7

申请日：2018-11-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢维哲 ,  黄靖宇 ,  叶昕豪 ,  王俊尧 ,  李资良

IPC: H01L21/02 ,  C23C16/34 ,  C23C16/455

Abstract: 一种方法，包括：将晶圆放入工艺室中；和在晶圆的基底层上沉积氮化硅层。沉积氮化硅层的工艺包括将含硅前体引入工艺室中；从工艺室清除含硅前体；将氢自由基引入工艺室中；从工艺室清除氢自由基；将含氮前体引入工艺室中；和从工艺室清除含氮前体。本发明实施例涉及通过氢处理形成低应力氮化硅层。

公开(公告)号：CN110660735A

公开(公告)日：2020-01-07

申请号：CN201910024599.5

申请日：2019-01-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 柯忠廷 ,  林翰奇 ,  王俊尧 ,  黄靖宇 ,  李资良 ,  王勇智

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088

Abstract: 一种方法包括分别蚀刻伪栅极堆叠件的第一部分和第二部分以形成第一开口和第二开口，以及沉积氮化硅层以填充第一开口和第二开口。沉积氮化硅层包括从使用氢自由基处理第一氮化硅层、注入第一氮化硅层及它们的组合中选择的第一工艺。该方法还包括蚀刻伪栅极堆叠件的第三部分以形成沟槽，蚀刻位于第三部分下方的半导体鳍以将沟槽向下延伸到半导体衬底的位于伪栅极堆叠件下面的主体部分中，以及将第二氮化硅层沉积到沟槽中。本发明的实施例还涉及用于介电层的应力调制。