公开(公告)号：CN113380635B

公开(公告)日：2024-08-13

申请号：CN202110060982.3

申请日：2021-01-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林勇志 ,  李静宜 ,  邱德洋 ,  陈思帆 ,  胡翰叡 ,  王景宏 ,  李汝谅 ,  喻中一

IPC: H01L21/50 ,  H01L21/66 ,  H01L21/67 ,  H01L23/544

Abstract: 本发明的各种实施例涉及形成半导体结构的方法。该方法包括在半导体晶圆上形成多个上部对准标记。多个下部对准标记在操作晶圆上形成并且对应于上部对准标记。半导体晶圆接合至操作晶圆，使得上部对准标记的中心与相应的下部对准标记的中心横向偏移。通过检测多个上部对准标记和下部对准标记，测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移。通过光刻工具执行光刻工艺以在半导体晶圆的上方部分地形成集成电路(IC)结构。在光刻工艺期间，光刻工具根据OVL偏移执行补偿对准。根据本申请的其他实施例，还提供了一种处理系统。

公开(公告)号：CN113838876B

公开(公告)日：2024-05-28

申请号：CN202011433066.1

申请日：2020-12-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡敏瑛 ,  李正德 ,  朱瑞霖 ,  李静宜 ,  喻中一

IPC: H01L27/146

Abstract: 本揭露涉及一种包括衬底的图像传感器。光电探测器位于衬底中。沟槽位于衬底中且由衬底的侧壁及上表面界定。第一隔离层沿着衬底的界定沟槽的侧壁及上表面延伸。第一隔离层包含第一介电材料。第二隔离层位于第一隔离层之上。第二隔离层加衬于第一隔离层。第二隔离层包含第二介电材料。第三隔离层位于第二隔离层之上。第三隔离层填充沟槽且加衬于第二隔离层。第三隔离层包含第三材料。第一隔离层的第一厚度对第二隔离层的第二厚度的比率是约0.17到0.38。

公开(公告)号：CN118486696A

公开(公告)日：2024-08-13

申请号：CN202410483904.8

申请日：2024-04-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  王嗣裕 ,  李静宜

IPC: H01L27/146

Abstract: 本申请的实施例提供了一种图像感测器件，该图像感测器件包括：半导体本体，具有前侧和背侧；光电探测器，位于所述半导本体内；深沟槽隔离结构，延伸到所述半导体本体中以横向地围绕所述光电探测器；以及p掺杂半导体的外延层，衬垫于所述深沟槽隔离结构。本申请的实施例还提供了制造图像感测器件的方法。

公开(公告)号：CN115565932A

公开(公告)日：2023-01-03

申请号：CN202210221859.X

申请日：2022-03-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  李静宜 ,  蔡嘉雄

IPC: H01L21/762

Abstract: 本公开提供一种用于形成绝缘体上半导体衬底的方法。所述方法包含以下操作。接纳回收衬底。在所述回收衬底上形成第一多层结构。在所述第一多层结构中形成沟槽。执行横向蚀刻以移除所述沟槽的侧壁的部分以在所述第一多层结构中形成凹槽。用外延层密封所述沟槽及所述凹槽，且在所述第一多层结构中形成潜在开裂界面。在所述第一多层结构上方形成第二多层结构。将所述回收衬底的所述装置层接合到载体衬底上方的绝缘体层。沿所述潜在开裂界面劈裂所述第一多层结构，以将所述回收衬底与所述第二多层结构、所述绝缘体层及所述载体衬底分离。暴露所述装置层。

公开(公告)号：CN114709229A

公开(公告)日：2022-07-05

申请号：CN202110984748.X

申请日：2021-08-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  李静宜

IPC: H01L27/146

Abstract: 本公开实施例涉及一种集成芯片及其形成方法，集成芯片包括：衬底、第一图像感测元件及第二图像感测元件以及背侧深沟槽隔离(BDTI)结构。第一图像感测元件及第二图像感测元件彼此紧邻着布置在衬底之上，且具有第一掺杂类型。背侧深沟槽隔离结构布置在第一与第二图像感测元件之间，且包括第一隔离外延层、第二隔离外延层以及隔离填充结构。第一隔离外延层设定BDTI结构的最外侧壁且具有第一掺杂类型。第二隔离外延层沿着第一隔离外延层的内侧壁布置且具有与第一掺杂类型不同的第二掺杂类型。隔离填充结构填充在第二隔离外延层的内侧壁之间。