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公开(公告)号：CN104050994A
公开(公告)日：2014-09-17
申请号：CN201310241750.3
申请日：2013-06-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/06
CPC classification number: G11C7/065 , G06F17/5063 , G06F17/5081 , G11C7/1048 , G11C7/12 , G11C11/419
Abstract: 用于存储器件的读出放大器包括：第一节点和第二节点、输入器件和输出器件。存储器件包括第一位线和第二位线以及连接至位线的至少一个存储单元。第一节点和第二节点分别连接至第一位线和第二位线。输入器件连接至第一节点和第二节点，响应于从存储单元读出的第一数据，生成朝向预定电压拉动第一节点的第一电流，并且响应于从存储单元读出的第二数据，生成朝向预定电压拉动第二节点的第二电流。输出器件连接至第一节点，以输出从存储单元读出的第一数据或第二数据。第一电流大于第二电流。本发明还提供了非对称读出放大器、存储器件及设计方法。
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公开(公告)号：CN112992243A
公开(公告)日：2021-06-18
申请号：CN202010639919.0
申请日：2020-07-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C17/16 , G11C17/18 , H01L27/112 , H01L21/8239
Abstract: 一种结构包括反熔丝单元。反熔丝单元包括第一有源区、第一栅极、第二栅极、至少一个第一栅极通孔和至少一个第二栅极通孔。第一栅极和第二栅极彼此分隔开。第一栅极和第二栅极延伸为跨越第一有源区。至少一个第一栅极通孔耦合至第一栅极并且设置在第一有源区正上方。至少一个第二栅极通孔耦合至第二栅极。第一栅极通过至少一个第一栅极通孔耦合至第一字线以用于接收第一编程电压，并且第二栅极通过至少一个第二栅极通孔耦合至第二字线以用于接收第一读取电压。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN107516540A
公开(公告)日：2017-12-26
申请号：CN201710381521.X
申请日：2017-05-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/417 , G11C7/10
CPC classification number: G11C11/419 , G11C7/10 , G11C7/1057 , G11C7/1084 , H03K3/356113 , H03K3/356139 , H03K3/356156 , H03K3/356191 , H03K19/0175 , G11C11/417 , G11C7/1087
Abstract: 本揭露涉及具有内建电平移位器的锁存器。本发明实施例揭露一种半导体装置，其包括第一供应电压、不同于所述第一供应电压的第二供应电压及切换电路。所述切换电路包括：输入端，其经配置以接收对应于所述第一供应电压的输入信号；及输出端，其经配置以输出对应于所述第二供应电压的输出信号。所述切换电路是与内建电平移位器组合的锁存器，其提供锁存功能及电平移位功能，且当所述切换电路提供锁存功能时，切断泄漏路径。
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公开(公告)号：CN113129960B
公开(公告)日：2024-06-25
申请号：CN202011318640.9
申请日：2020-11-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/419
Abstract: 本文公开涉及一种集成电路，包括耦合到静态随机存取存储器(SRAM)的多个磁性隧道结(MTJ)单元。在一个方面，集成电路包括具有第一端口和第二端口的SRAM，以及耦合到SRAM的第一端口的一组传输晶体管。在一个方面，集成电路包括一组MTJ单元，其中一组MTJ单元中的每个耦合在选择线和一组传输晶体管中的对应一个之间。本申请的实施例还涉及存储器器件及其操作方法。
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公开(公告)号：CN112992243B
公开(公告)日：2024-03-26
申请号：CN202010639919.0
申请日：2020-07-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C17/16 , G11C17/18 , H10B20/25 , H01L21/8234
Abstract: 一种结构包括反熔丝单元。反熔丝单元包括第一有源区、第一栅极、第二栅极、至少一个第一栅极通孔和至少一个第二栅极通孔。第一栅极和第二栅极彼此分隔开。第一栅极和第二栅极延伸为跨越第一有源区。至少一个第一栅极通孔耦合至第一栅极并且设置在第一有源区正上方。至少一个第二栅极通孔耦合至第二栅极。第一栅极通过至少一个第一栅极通孔耦合至第一字线以用于接收第一编程电压，并且第二栅极通过至少一个第二栅极通孔耦合至第二字线以用于接收第一读取电压。本发明的实施例还涉及半导体器件及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN109309496B
公开(公告)日：2022-09-27
申请号：CN201810843894.9
申请日：2018-07-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H03L7/08
Abstract: 时钟电路包括第一锁存器，第二锁存器、第一触发器电路和时钟触发器电路。第一锁存器被配置为基于第一控制信号、使能信号和输出时钟信号生成第一锁存输出信号。第二锁存器连接至第一锁存器并且被配置为响应于第二控制信号生成输出时钟信号。第一触发器电路连接至第一锁存器和第二锁存器，并且被配置为响应于至少第一锁存输出信号或复位信号调整输出时钟信号。时钟触发器电路通过第一节点连接至第一锁存器和第一触发器电路，被配置为响应于输入时钟信号生成第一控制信号，并且被配置为基于至少第一控制信号控制第一锁存器和第一触发器电路。本发明的实施例还提供了一种操作时钟电路的方法。
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公开(公告)号：CN108932957A
公开(公告)日：2018-12-04
申请号：CN201810196020.9
申请日：2018-03-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/06 , G11C11/419
CPC classification number: G11C11/419 , G11C5/14 , G11C7/08 , G11C11/418 , G11C7/062
Abstract: 本发明公开了一种在感测放大使能线上产生感测放大使能信号的方法。所述方法包括：在耦合到第一域电源的第一电路部分及耦合到第二域电源的第二电路部分处接收触发信号。所述第二域电源是与所述第一域电源分开且不同的。所述第一电路部分及所述第二电路部分各自进一步耦合到用于载送所述感测放大使能信号的所述感测放大使能线。对于第一时间周期，使用所述第一电路部分基于所述第一域电源产生所述感测放大使能信号的第一部分。并且，对于第二时间周期，使用所述第二电路部分基于所述第二域电源产生所述感测放大使能信号的第二部分。
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公开(公告)号：CN104050994B
公开(公告)日：2016-12-28
申请号：CN201310241750.3
申请日：2013-06-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/06
CPC classification number: G11C7/065 , G06F17/5063 , G06F17/5081 , G11C7/1048 , G11C7/12 , G11C11/419
Abstract: 用于存储器件的读出放大器包括：第一节点和第二节点、输入器件和输出器件。存储器件包括第一位线和第二位线以及连接至位线的至少一个存储单元。第一节点和第二节点分别连接至第一位线和第二位线。输入器件连接至第一节点和第二节点，响应于从存储单元读出的第一数据，生成朝向预定电压拉动第一节点的第一电流，并且响应于从存储单元读出的第二数据，生成朝向预定电压拉动第二节点的第二电流。输出器件连接至第一节点，以输出从存储单元读出的第一数据或第二数据。第一电流大于第二电流。本发明还提供了非对称读出放大器、存储器件及设计方法。
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公开(公告)号：CN104658597A
公开(公告)日：2015-05-27
申请号：CN201410031943.0
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/417
CPC classification number: G11C8/10 , G11C7/02 , G11C8/14 , G11C11/418 , G11C11/419
Abstract: 本发明提供了用于存储单元的三维（3-D）写辅助方案。一种集成电路包括存储单元阵列和写逻辑单元阵列。集成电路还包括写地址解码器，写地址解码器包括多个写输出端。写逻辑单元阵列电连接至多个写输出端。写逻辑单元阵列电连接至存储单元阵列。写逻辑单元阵列被配置为设置存储单元的工作电压。
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公开(公告)号：CN107527638A
公开(公告)日：2017-12-29
申请号：CN201710398181.1
申请日：2017-05-31
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/08 , G11C7/065 , G11C7/1096 , G11C7/12 , G11C7/062
Abstract: 本揭露涉及共享感测放大器与写入驱动器。本揭露提供用于感测放大器/写入驱动器电路的系统及方法。一种系统包含对存储器单元作出响应的一组晶体管，所述组晶体管经配置以在第一模式中作为感测放大器操作且在第二模式中作为写入驱动器操作。一或多个切换器经配置以基于控制信号而将所述组晶体管从所述第一模式切换到所述第二模式。所述组晶体管中的特定晶体管由所述一或多个切换器配置以在所述第一模式中在一对输入/输出节点处放大数据并存留所述数据达一时间周期。所述特定晶体管进一步由所述一或多个切换器配置以在所述第二模式中将数据驱动到所述对输入/输出节点。
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