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公开(公告)号：CN105009451A
公开(公告)日：2015-10-28
申请号：CN201480012397.4
申请日：2014-03-07
Applicant: 高通股份有限公司
Inventor： J·M·戈德布拉特
CPC classification number: H03K3/35613 , H03K3/012 , H03K3/356139 , H03K5/00 , H03K5/2481 , H03K5/249 , H03K19/0016
Abstract: 用于扩展信号比较电压范围的电路包括锁存电路(402)和响应于共模输入信号(Vin+，Vin-)的比较器(404)。该比较器(404)耦合至该锁存电路(402)并耦合到动态节点(408)。该电路还包括耦合至该动态节点(408)的受时钟控制升压电路(406)。该受时钟控制升压电路(406)被配置成经由偏置该动态节点来扩展该比较器的供电电压范围。一种用于扩展信号比较电压范围的方法包括响应于时钟信号(Clk)来选择性地移位动态电路的接地参考或该动态电路的供电参考之一的电压电平。
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公开(公告)号：CN102640110A
公开(公告)日：2012-08-15
申请号：CN201080043269.8
申请日：2010-09-28
Applicant: 阿尔特拉公司
IPC: G06F9/305
CPC classification number: H03K3/0375 , H03K3/356121 , H03K3/356139
Abstract: 一种亚稳态速稳存储电路包括至少一个反相电路。该反相电路具有逻辑输入。该反相电路的逻辑输入被分为一对物理输入。
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公开(公告)号：CN101977036A
公开(公告)日：2011-02-16
申请号：CN201010288376.9
申请日：2010-09-21
Applicant: 四川和芯微电子股份有限公司
IPC: H03K3/013
CPC classification number: H03K3/356139
Abstract: 一种高速锁存电路，包括一用于锁存输入信号的锁存单元、一与所述锁存单元相连的信号输入单元及一与所述信号输入单元相连的时钟控制单元，所述时钟控制单元包括一第一开关元件、一与所述第一开关元件相连的第二开关元件及一与所述第二开关元件相连的反相器，所述第一开关元件与所述反相器共同连接一时钟信号输入端。本发明结构简单，减少了信号的触发时间，降低了误触发概率。
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公开(公告)号：CN101645707A
公开(公告)日：2010-02-10
申请号：CN200910059569.4
申请日：2009-06-11
Applicant: 和芯微电子(四川)有限公司
IPC: H03K19/003 , H03K19/0175
CPC classification number: H03K3/356139
Abstract: 本发明公开了失调自修正的高速数据比较锁存器，包括输入对管P、输入对管N、比较锁存模块、输入控制模块、输出控制模块和失调逻辑控制模块，输入控制模块产生两个信号分别控制输入对管P和输入对管N，然后输入对管P和输入对管N分别输出连接至比较锁存模块，比较锁存模块的锁存输出同时连接至输出控制模块和失调逻辑控制模块，输出控制模块输出至采样器，失调逻辑控制模块根据复位信号RESET和比较锁存模块输的锁存输出信号产生两个分别调节输入对管P与输入对管N的对管个数的调节信号，通过调节两个输入对管的对管个数实现失调自修正；本发明通过反馈机制自动修调差分输入对管的个数，以达到修调差分对管工作点和阈值电压，消除工艺偏差，使接收器中高速数据比较锁存器差分输入对管精确匹配。
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公开(公告)号：CN101510773A
公开(公告)日：2009-08-19
申请号：CN200810095298.3
申请日：2008-05-09
Applicant: 奇景光电股份有限公司
Inventor： 范文腾
IPC: H03K19/0175 , H03K19/0185 , G09G3/20 , G09G3/36
CPC classification number: H03K3/356139
Abstract: 本发明提供一种电平偏移电路，包括一交叉耦合晶体管对，用以接收第一输入信号与第二输入信号且提供第一输出信号与第二输出信号；一第一晶体管，耦接至第一电源与上述交叉耦合晶体管对以及接收第一控制信号；一第二晶体管，耦接至上述交叉耦合晶体管对以及接收第二控制信号；以及一第三晶体管，耦接至上述交叉耦合晶体管对以及接收第二控制信号。第一控制信号、第二控制信号、第一输出信号以及第二输出信号全部涉及第一电源，且第一输入信号以及第二输入信号涉及比第一电源低的一第二电源。
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Patent Agency Ranking
公开(公告)号：CN101432967A
公开(公告)日：2009-05-13
申请号：CN200780015593.7
申请日：2007-05-01
Applicant: 英特尔公司
Inventor： T·苏梅萨拉姆
IPC: H03K3/356
CPC classification number: H03K3/356139 , G11C7/1078 , G11C7/1087
Abstract: 在一些实施例中，接收机锁存器电路包括动态锁存器，该动态锁存器具有至少一个用于接收输入数据信号的输入端子和至少一个锁存器端子。所述动态锁存器适于至少部分基于输入数据信号产生放大的输出数据信号。所述动态锁存器包括至少一个耦合在所述至少一个输入端子和所述至少一个锁存器端子之间的电容器，以减少所述输入数据信号中的码间干扰。
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公开(公告)号：CN1734939A
公开(公告)日：2006-02-15
申请号：CN200510085386.1
申请日：2005-07-26
Applicant: 松下电器产业株式会社
Inventor： 炭田昌哉
IPC: H03K19/017 , H03K19/20 , H03K19/096
CPC classification number: H03K3/356139
Abstract: 在附有数据选择功能的动态型触发电路中，良好地确保动作的高速性，即使在多个数据的任何一个都未被选择的情况下也能正常动作。例如，当由选择信号(S0)选择高电平的数据(D0)时，第1结点(N1)变为低电平，第2动态电路(1B)的第2结点(N2)变为高电平，输出信号(Q)为高电平。在这种状态下，当没有由选择信号(S0)～(S2)选择多个数据(D0)～(D2)中的任何一个时，第1结点(N1)变为高电平，上述第2结点(N2)的电荷被放电，变成使输出信号(Q)误动作为低电平的状况。但是，在这种情况下，输出结点(N3)变为高电平，第4结点(N2)变为低电平，上述第2动态电路(1B)的n型晶体管(Tr6)截止，从而阻止第2结点(N2)的放电。
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公开(公告)号：CN1525648A
公开(公告)日：2004-09-01
申请号：CN200410007641.6
申请日：2004-02-27
Applicant: 太阳微系统有限公司
CPC classification number: H03K3/356139 , H03K3/356156 , H03K3/35625
Abstract: 带有内置电压变换的触发器被用于传输系统，以便于将核心触发器电路与输入/输出传输系统电压变换器组合在一起。所述带有内置电压变换的触发器动态地锁存数据，并且将到触发器的输入信号的核心供电电压振幅变换成来自于触发器的用于输出信号的输入/输出传输系统供电电压。这样，参照输入到触发器的输入数据信号，所述触发器能够依据时钟输入来输出具有已变换的电压振幅的数据信号。
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公开(公告)号：CN102640110B
公开(公告)日：2018-02-16
申请号：CN201080043269.8
申请日：2010-09-28
Applicant: 阿尔特拉公司
IPC: G06F9/305
CPC classification number: H03K3/0375 , H03K3/356121 , H03K3/356139
Abstract: 一种亚稳态速稳存储电路包括至少一个反相电路。该反相电路具有逻辑输入。该反相电路的逻辑输入被分为一对物理输入。
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公开(公告)号：CN105322942A
公开(公告)日：2016-02-10
申请号：CN201510178033.X
申请日：2015-04-15
Applicant: 爱思开海力士有限公司
Inventor： 黄珍夏
IPC: H03K19/0175
CPC classification number: H03L7/06 , H03K3/356139 , H03K3/356191
Abstract: 一种半导体装置的接收器电路可以包括：锁存单元，锁存单元包括差分输入端子和差分输出端子。接收器电路也可以包括控制单元，控制单元配置成根据先前数据选择性复位被耦接在输入端子与输出端子之间的第一和第二中间节点。
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