公开(公告)号：CN115810579A

公开(公告)日：2023-03-17

申请号：CN202210920766.6

申请日：2022-08-02

Applicant: 三星电子株式会社

Inventor： 崔智旻 ,  李钟旼 ,  李瑌真 ,  李全一 ,  李周益 ,  崔慜贞

IPC: H01L21/768 ,  H01L23/538

Abstract: 公开半导体装置。所述半导体装置包括：基底；蚀刻停止层，在基底上；贯穿孔电极，与基底的上表面基本垂直的垂直方向上延伸穿过基底和蚀刻停止层；以及导电垫。蚀刻停止层包括与基底邻近的第一表面和与第一表面背对的第二表面。贯穿孔电极包括从蚀刻停止层的第二表面突起的突起部分。导电垫覆盖贯穿孔电极的突起部分。贯穿孔电极的突起部分是不平坦的。

公开(公告)号：CN115775744A

公开(公告)日：2023-03-10

申请号：CN202211083789.2

申请日：2022-09-06

Applicant: 三星电子株式会社

Inventor： 金俊亨 ,  李钟旼 ,  崔慜贞 ,  崔智旻

IPC: H01L21/66

Abstract: 可以提供半导体芯片、半导体封装和半导体芯片制造方法。该半导体芯片包括：包括器件区域和边缘区域的基板；顺序堆叠在基板上的器件层和布线层；在器件区域上的子焊盘和在边缘区域上的残留测试图案，其中残留测试图案的侧壁与基板的侧壁对准；以及覆盖子焊盘和残留测试图案的上电介质堆叠。上电介质堆叠可以暴露残留测试图案的顶表面的一部分。上电介质堆叠的侧壁可以具有台阶区域。

公开(公告)号：CN115692347A

公开(公告)日：2023-02-03

申请号：CN202210836054.6

申请日：2022-07-15

Applicant: 三星电子株式会社

Inventor： 李周益 ,  李钟旼 ,  崔智旻 ,  李瑌真 ,  李全一

IPC: H01L23/48 ,  H01L23/485 ,  H01L25/18 ,  H10B80/00

Abstract: 公开了一种半导体装置。所述半导体装置包括：基底，包括彼此背对的第一侧和第二侧；第一穿透结构，穿透基底；以及第二穿透结构，穿透基底，第二穿透结构与第一穿透结构间隔开，并且当从基底的第一侧观察时，第一穿透结构的面积大于第二穿透结构的面积的两倍。

公开(公告)号：CN115588647A

公开(公告)日：2023-01-10

申请号：CN202210288474.5

申请日：2022-03-22

Applicant: 三星电子株式会社

Inventor： 李瑌真 ,  李钟旼 ,  李全一

IPC: H01L21/768

Abstract: 根据一些示例实施例的半导体器件包括：衬底；绝缘结构，所述绝缘结构覆盖所述衬底；晶体管，所述晶体管位于所述衬底和所述绝缘结构之间；通路绝缘层，所述通路绝缘层延伸穿过所述绝缘结构和所述衬底；多个通路结构，所述多个通路结构延伸穿过所述通路绝缘层；多个导电结构，所述多个导电结构分别连接到所述多个通路结构；以及多个凸块，所述多个凸块分别连接到所述导电结构。

公开(公告)号：CN114944378A

公开(公告)日：2022-08-26

申请号：CN202111641856.3

申请日：2021-12-29

Applicant: 三星电子株式会社

Inventor： 张贤禹 ,  申树浩 ,  朴桐湜 ,  李钟旼 ,  张志熏

IPC: H01L23/538 ,  H01L27/108

Abstract: 本公开提供了具有改善的元件性能和可靠性的半导体存储器件。所述半导体存储器件包括：衬底；栅电极，所述栅电极在所述衬底中沿第一方向延伸；多个掩埋接触，所述多个掩埋接触位于所述衬底上；以及围栏，所述围栏位于相邻的掩埋接触之间的沟槽中。所述围栏位于所述栅电极上。所述围栏包括间隔物膜和填充膜，所述间隔物膜位于所述沟槽的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述间隔物膜上。相对于所述衬底，所述间隔物膜的上表面低于所述填充膜的上表面。

公开(公告)号：CN113451281A

公开(公告)日：2021-09-28

申请号：CN202110145563.X

申请日：2021-02-02

Applicant: 三星电子株式会社

Inventor： 崔智旻 ,  韩正勋 ,  李瑌真 ,  李钟旼 ,  张志熏

IPC: H01L25/07 ,  H01L23/48 ,  H01L23/498 ,  H05K1/18

Abstract: 半导体封装件可以包括：半导体芯片，位于基板上；和底部填充层，位于半导体芯片与基板之间。所述半导体芯片可以包括：半导体基板，包括第一区域和第二区域；以及层间介电层，可以覆盖半导体基板并且可以在其中包括连接线。第一导电焊盘可以位于第一区域上，并且可以电连接到所述连接线中的一些连接线。第二导电焊盘可以位于第二区域上，并且可以与所有连接线电隔离。所述半导体芯片还可以包括钝化层，钝化层可以覆盖层间介电层并且可以包括可以分别暴露第一导电焊盘和第二导电焊盘的第一孔。在第二区域上，底部填充层可以包括可以位于第一孔中的一个第一孔中并且与第二导电焊盘中的一个第二导电焊盘接触的部分。

公开(公告)号：CN109427900A

公开(公告)日：2019-03-05

申请号：CN201810568075.8

申请日：2018-06-05

Applicant: 三星电子株式会社

Inventor： 金真范 ,  朴台镇 ,  李钟旼 ,  金锡勋 ,  徐东灿 ,  柳廷昊 ,  成河圭 ,  申东石

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336

Abstract: 一种半导体器件和制造半导体器件的方法，该半导体器件包括：在衬底上的沟道图案，沟道图案在第一方向上延伸；在衬底上的栅极图案，栅极图案在交叉第一方向的第二方向上延伸并围绕沟道图案；以及在沟道图案与栅极图案之间的界面层，界面层形成在沟道图案的上表面和下表面中的至少一个表面上。

公开(公告)号：CN118538716A

公开(公告)日：2024-08-23

申请号：CN202410107401.0

申请日：2024-01-25

Applicant: 三星电子株式会社

Inventor： 李瑌真 ,  李钟旼

IPC: H01L25/065 ,  H10B80/00 ,  H01L23/48 ,  H01L23/31

Abstract: 提供了一种半导体封装，包括：包括多个第一通路的半导体基板；半导体基板上的芯片堆叠，芯片堆叠包括半导体基板上的第一半导体芯片和在第一半导体芯片中的最上面的第一半导体芯片上的第二半导体芯片；以及模制层，在半导体基板和芯片堆叠上，并且暴露芯片堆叠的顶表面，其中半导体基板的第一厚度大于每个第一半导体芯片的第二厚度，其中第二半导体芯片的第三厚度小于或等于每个第一半导体芯片的第二厚度，其中半导体基板还包括在半导体基板的底表面上的下基板焊盘，其中每个第一半导体芯片包括在每个第一半导体芯片的底表面上的下芯片焊盘，且其中下基板焊盘中的每个的第一宽度大于下芯片焊盘中的每个的第二宽度。

公开(公告)号：CN117790490A

公开(公告)日：2024-03-29

申请号：CN202311135578.3

申请日：2023-09-04

Applicant: 三星电子株式会社

Inventor： 李纳拉 ,  李瑌真 ,  崔智旻 ,  李钟旼

IPC: H01L25/16 ,  H10B80/00 ,  H01L23/498 ,  H01L23/31 ,  H01L23/538 ,  H01L23/367 ,  H01L23/373

Abstract: 公开了一种半导体封装件。该半导体封装件包括：顺序地堆叠的多个第一半导体芯片，第一半导体芯片中的每个包括在第一基底的第一表面上的电路层、穿过第一基底的硅贯穿过孔和连接到硅贯穿过孔的凸块焊盘；以及第二半导体芯片，在最上面的第一半导体芯片上，第二半导体芯片包括在第二基底的第一表面上的电路层和在第二基底中的热路径过孔。

公开(公告)号：CN116264819A

公开(公告)日：2023-06-16

申请号：CN202211596593.3

申请日：2022-12-12

Applicant: 三星电子株式会社

Inventor： 李钟旼

IPC: H10N97/00 ,  H01L23/64 ,  H10B12/00

Abstract: 一种去耦电容器结构包括绝缘分割图案、导电垫、下电极组、支撑结构、电介质层和上电极结构。导电垫在绝缘分割图案的相反侧。下电极组在每个导电垫上在水平方向上彼此间隔开。支撑结构接触并连接下电极的侧壁。电介质层在下电极和支撑结构上。上电极结构在电介质层上。下电极组包括与绝缘分割图案相邻的第一下电极和在水平方向上与第一下电极间隔开的第二下电极。支撑结构在第二下电极之间限定开口。开口未形成在第一下电极之间或第一下电极与第二下电极之间。