公开(公告)号：CN119031702A

公开(公告)日：2024-11-26

申请号：CN202311741033.7

申请日：2023-12-18

Applicant: 三星电子株式会社

Inventor： 张志熏 ,  申树浩

IPC: H10B12/00

Abstract: 可以提供一种半导体装置，其包括：字线，其与有源区交叉并重叠并且在第一方向上延伸；字线封盖层，其在字线上；位线，其与有源区交叉并重叠，并且在第二方向上延伸；掩埋接触件，每个掩埋接触件连接到有源区；直接接触件，每个直接接触件将有源区连接到位线中的对应一条；栅栏图案，其在字线封盖层的顶部上；以及着陆焊盘，其连接到掩埋接触件中的对应一个，其中，栅栏图案在栅栏图案沟槽内，栅栏图案沟槽在对应一对位线之间和对应一对掩埋接触件之间的对应空间处，栅栏图案包括第一栅栏图案和在第一栅栏图案上的第二栅栏图案，第一栅栏图案和第二栅栏图案彼此包括不同材料。

公开(公告)号：CN115939169A

公开(公告)日：2023-04-07

申请号：CN202211183403.5

申请日：2022-09-27

Applicant: 三星电子株式会社

Inventor： 张志熏 ,  请求不公布姓名 ,  金东完 ,  朴桐湜 ,  尹灿植 ,  张贤禹

IPC: H01L29/06

Abstract: 本发明提供一种半导体器件，该半导体器件包括：包括沟槽的衬底；隔离结构，包括堆叠在沟槽中的内壁氧化物层图案、衬垫图案和填充绝缘图案；以及在衬底和隔离结构上的栅极结构，其中内壁氧化物层图案和衬垫图案共形地形成在沟槽的表面上，内壁氧化物层图案的上表面低于衬底的上表面，以及内壁氧化物层图案的上表面和衬垫图案的上表面之间的边界没有台阶差。

公开(公告)号：CN119183288A

公开(公告)日：2024-12-24

申请号：CN202410794796.6

申请日：2024-06-19

Applicant: 三星电子株式会社

Inventor： 朴桐湜 ,  张志熏

IPC: H10B12/00

Abstract: 本发明公开了一种半导体器件，该半导体器件可以包括在基板上的下布线结构，该下布线结构包括多条布线。所述多条布线包括：第一布线组，具有第一堆叠结构，第一堆叠结构包括构成接触插塞和导电图案的金属图案和阻挡金属图案，并且阻挡金属图案围绕金属图案的下表面；以及第二布线组，具有不同于第一堆叠结构的第二堆叠结构，第二堆叠结构包括构成接触插塞的下金属图案和围绕下金属图案的下表面的下阻挡金属图案、以及构成导电图案的上金属图案，上金属图案具有比下金属图案低的电阻。

公开(公告)号：CN116056448A

公开(公告)日：2023-05-02

申请号：CN202210556046.6

申请日：2022-05-20

Applicant: 三星电子株式会社

Inventor： 金东完 ,  朴桐湜 ,  朴建熹 ,  朴晙晳 ,  张志熏 ,  张贤禹

IPC: H10B12/00

Abstract: 一种半导体器件可以包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案设置在所述位线上；以及边界图案，所述边界图案设置在所述边界区域上。所述位线的端部可以与所述边界图案的第一界面接触，并且所述位线覆盖图案可以包括与所述边界图案相同的材料。

公开(公告)号：CN115206931A

公开(公告)日：2022-10-18

申请号：CN202210242090.X

申请日：2022-03-11

Applicant: 三星电子株式会社

Inventor： 张志熏 ,  李瑌真 ,  崔慜贞 ,  崔智旻

IPC: H01L23/522 ,  H01L23/528 ,  H01L23/544

Abstract: 一种半导体装置中的检测焊盘结构可以包括衬底上的下布线、下布线上的上布线、以及上布线上的第一焊盘图案。上布线可以连接到下布线，并且包括堆叠在多个层中的金属图案和金属图案上的过孔接触件。第一焊盘图案可以连接到上布线。一种半导体装置可以包括实际上布线，该实际上布线包括堆叠在多个层中的实际金属图案和实际过孔接触件。上布线中的每一层的金属图案中的至少一个可以具有实际上布线中的每一层的金属图案的最小线宽和最小间隔。上布线中的每一层的金属图案和过孔接触件可以规则地并且重复地布置。

公开(公告)号：CN118173542A

公开(公告)日：2024-06-11

申请号：CN202311599150.4

申请日：2023-11-28

Applicant: 三星电子株式会社

Inventor： 安惠利 ,  朴桐湜 ,  申树浩 ,  朴晙晳 ,  朴建熹 ,  李佳垠 ,  张志熏 ,  曹裕珍 ,  曹河娜

IPC: H01L23/552 ,  H10B12/00 ,  H10N97/00

Abstract: 半导体装置包括开关元件和电连接到开关元件的数据存储结构。数据存储结构包括第一电极、第二电极、以及位于第一电极与第二电极之间的电介质层。第二电极包括掺杂有杂质元素的化合物半导体层，化合物半导体层包括两种或更多种元素，并且包括掺杂有杂质元素的半导体材料，两种或更多种元素包括第一元素和第二元素，第一元素是硅(Si)，并且化合物半导体层中的杂质元素的浓度在大约0.1at％至大约5at％的范围内，并且化合物半导体层中的第一元素的浓度在大约10at％至大约15at％的范围内。

公开(公告)号：CN117729769A

公开(公告)日：2024-03-19

申请号：CN202311097211.7

申请日：2023-08-29

Applicant: 三星电子株式会社

Inventor： 全智熙 ,  裵仁在 ,  张志熏 ,  朴桐湜

IPC: H10B12/00 ,  H01L21/768 ,  G11C11/34 ,  G11C11/4063

Abstract: 一种半导体器件包括在衬底上的S/A电路、位线、栅电极、栅极绝缘图案、沟道、上接触插塞和电容器。位线包括在第二方向上顺序地布置的第一位线、第二位线、第三位线和第四位线。第一下接触插塞、第一下布线和第二下接触插塞在第三方向上顺序地堆叠在S/A电路与第一位线之间，并且电连接到S/A电路和第一位线。第三下接触插塞、第二下布线和第四下接触插塞在第三方向上顺序地堆叠在S/A电路与第三位线之间，并且电连接到S/A电路和第三位线。第一下布线和第二下布线处于彼此不同的水平高度处。

公开(公告)号：CN116249343A

公开(公告)日：2023-06-09

申请号：CN202210580484.6

申请日：2022-05-25

Applicant: 三星电子株式会社

Inventor： 张贤禹 ,  金东完 ,  朴建熹 ,  朴桐湜 ,  朴晙晳 ,  张志熏

IPC: H10B12/00

Abstract: 一种半导体器件可以包括：衬底，包括单元区域和外围区域；栅极堆叠，位于所述外围区域上；层间绝缘层，位于所述栅极堆叠上；外围电路互连线，位于所述层间绝缘层上；以及互连绝缘图案，位于所述外围电路互连线之间。所述互连绝缘图案可以包括在与所述衬底的顶表面平行的第一方向上彼此间隔开的成对的垂直部分以及将所述垂直部分彼此连接的连接部分。所述互连绝缘图案的每一个所述垂直部分可以在与所述外围电路互连线的顶表面相同的水平高度处在所述第一方向上具有第一厚度并且在与所述外围电路互连线的底表面相同的水平高度处在所述第一方向上具有第二厚度。所述第一厚度可以基本上等于所述第二厚度。

公开(公告)号：CN112599488A

公开(公告)日：2021-04-02

申请号：CN202010704750.2

申请日：2020-07-21

Applicant: 三星电子株式会社

Inventor： 李周益 ,  慎重垣 ,  张志熏 ,  韩正勋 ,  李俊雨

IPC: H01L23/498 ,  H01L23/48 ,  H01L21/60

Abstract: 提供了一种半导体器件,所述半导体器件包括设置在层间绝缘层中并且设置在基底上的多个中间互连件和多个中间插塞。上绝缘层设置在层间绝缘层上。第一上插塞、第一上互连件、第二上插塞和第二上互连件设置在上绝缘层中。所述多个中间互连件中的每个具有第一厚度。第一上互连件具有大于第一厚度的第二厚度。第二上互连件具有大于第一厚度的第三厚度。第三厚度是第一厚度的2倍至100倍。第二上互连件包括与第二上插塞的材料不同的材料。

公开(公告)号：CN119277771A

公开(公告)日：2025-01-07

申请号：CN202410117071.3

申请日：2024-01-26

Applicant: 三星电子株式会社

Inventor： 张志熏 ,  金昶植 ,  宋在俊

IPC: H10B12/00 ,  H10B63/10 ,  H10B63/00 ,  H10B61/00

Abstract: 提供了半导体装置。所述半导体装置包括：基底；第一晶体管和第二晶体管，在基底上；位线，电连接到第一晶体管；沟道层，在位线上；栅极绝缘层，在沟道层上；字线，在栅极绝缘层上；接合垫，电连接到沟道层；连接垫，电连接到字线和第二晶体管；以及分隔结构，将接合垫与连接垫分开。分隔结构包括接合垫与连接垫之间的中间部分。