-
公开(公告)号：CN119104566A
公开(公告)日：2024-12-10
申请号：CN202410722721.7
申请日：2024-06-05
Applicant: 三星电子株式会社
Abstract: 一种光学度量装置，包括：照明单元，其被配置为同时将第一照明光和第二照明光照射到衬底表面上，第一照明光以与测量角的差大于临界角的第一入射角照射，第二照明光以与测量角的差等于或小于临界角的第二入射角照射，第二照明光的波长不同于第一照明光的波长；光学系统，其被配置为收集根据第一照明光和所述第二照明光的来自衬底的表面的反射光；以及多通道相机，其被配置为基于由光学系统收集的反射光来生成其中衬底的表面的暗场图像和明场图像被整合的原始图像。
-
公开(公告)号：CN117896984A
公开(公告)日：2024-04-16
申请号：CN202310698983.X
申请日：2023-06-13
Applicant: 三星电子株式会社
Abstract: 公开了半导体装置和包括该半导体装置的电子系统。所述半导体装置包括：第一栅极堆叠结构，包括彼此交替地堆叠的第一介电图案和第一导电图案；存储器沟道结构，包括穿透第一栅极堆叠结构的第一存储器部分；贯通接触件，包括在与第一存储器部分的水平相同的水平处的第一贯通部分；以及连接接触件，包括在与第一存储器部分的水平和第一贯通部分的水平相同的水平处的第一连接部分。第一存储器部分的最小宽度小于第一贯通部分的最小宽度和第一连接部分的最小宽度。
-
公开(公告)号：CN117641920A
公开(公告)日：2024-03-01
申请号：CN202310489265.1
申请日：2023-05-04
Applicant: 三星电子株式会社
Abstract: 一种三维半导体器件包括：源极结构，包括单元区和延伸区；栅极堆叠结构，设置在源极结构上，该栅极堆叠结构包括彼此交替地堆叠的绝缘图案和导电图案；绝缘结构，设置在栅极堆叠结构上，该绝缘结构包括多个绝缘层；存储沟道结构，穿透栅极堆叠结构，并电连接到单元区；分离结构，穿透栅极堆叠结构，并从单元区延伸到延伸区；以及穿透插塞，穿透栅极堆叠结构和延伸区，其中，穿透插塞包括：第一插塞部分，穿透栅极堆叠结构；以及第二插塞部分，在第一插塞部分上，其中，分离结构包括：第一分离部分，穿透栅极堆叠结构；以及第二分离部分，在第一分离部分上，并且其中，第一插塞部分的顶表面与第一分离部分的顶表面处于基本相同的高度处。
-
公开(公告)号：CN110021607A
公开(公告)日：2019-07-16
申请号：CN201811632198.X
申请日：2018-12-29
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。
-
公开(公告)号：CN119277785A
公开(公告)日：2025-01-07
申请号：CN202410723478.0
申请日：2024-06-05
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体装置和一种数据存储系统。该半导体装置包括：板层；栅电极，其在板层上堆叠并且彼此间隔开，并且包括第一栅电极和第一栅电极上的第二栅电极；第一沟道结构，其在第一栅电极中延伸；以及第二沟道结构，其在第二栅电极中延伸并且分别电连接到第一沟道结构，其中，第二栅电极包括金属材料，并且其中，第二沟道结构中的每一个包括第二沟道层、位于第二沟道层与第二栅电极之间的第二栅极电介质层、位于第二沟道层的内侧表面上的第二沟道埋置绝缘层、位于第二沟道埋置绝缘层上的第二沟道焊盘、以及位于第二沟道焊盘和第二沟道层上的第二焊盘氧化物层。
-
Patent Agency Ranking
公开(公告)号：CN118488709A
公开(公告)日：2024-08-13
申请号：CN202410097746.2
申请日：2024-01-23
Applicant: 三星电子株式会社
IPC: H10B43/20 , H01L29/10 , H01L23/528
Abstract: 公开了一种半导体装置。所述半导体装置包括：下电路图案，设置在基底上；公共源极板(CSP)，设置在下电路图案上；沟道连接图案，设置在CSP上；牺牲层结构，设置在CSP上并且与沟道连接图案间隔开；支撑层，设置在沟道连接图案和牺牲层结构上；第一栅电极结构和第二栅电极结构，包括堆叠在支撑层上并且彼此间隔开的栅电极；第一沟道，设置在CSP上，其中，第一沟道延伸穿过第一栅电极结构、支撑层和沟道连接图案；以及接触插塞，延伸穿过第二栅电极结构、支撑层、牺牲层结构和CSP，其中，接触插塞电连接到下电路图案。
-
公开(公告)号：CN110021607B
公开(公告)日：2024-05-31
申请号：CN201811632198.X
申请日：2018-12-29
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。
-
公开(公告)号：CN112635483A
公开(公告)日：2021-04-09
申请号：CN202010661124.X
申请日：2020-07-10
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供了一种三维存储器件。该三维存储器件可以包括衬底、单元堆叠、串选择线栅电极、下垂直沟道结构、上垂直沟道结构和位线。串选择线栅电极可以包括下串选择线栅电极和形成在下串选择线栅电极的上表面上的上串选择线栅电极。下串选择线栅电极可以包括N‑掺杂的多晶硅。上串选择线栅电极可以包括硅化物。
-
公开(公告)号：CN112349729A
公开(公告)日：2021-02-09
申请号：CN202010776340.9
申请日：2020-08-05
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11563 , H01L27/11573
Abstract: 一种垂直半导体器件可以包括衬底、堆叠结构、绝缘中间层、缓冲图案和第一接触插塞。堆叠结构可以包括在衬底上一个堆叠在另一个上的绝缘图案和导电图案。导电图案可以在平行于衬底的上表面的第一方向上延伸，并且导电图案的边缘可以具有阶梯形状。导电图案可以包括由导电图案的暴露的上表面限定的焊盘图案。绝缘中间层可以覆盖堆叠结构。缓冲图案可以在绝缘中间层上。第一接触插塞可以穿过缓冲图案和绝缘中间层。第一接触插塞可以接触焊盘图案中的一个。缓冲图案可以减少由形成第一接触插塞引起的缺陷。
-
公开(公告)号：CN1090742C
公开(公告)日：2002-09-11
申请号：CN97117302.8
申请日：1997-08-07
Applicant: 三星电子株式会社
Abstract: 一种热交换器翅片结构，该翅片结构包括：第一切口-突起部，它有多个片，每片的两个边从翅片上切开；第二切口-突起部，它有多个片，每片有一个与纵向中心线平行设置的桥，此中心线通过翅片上用于插入管子的孔的中心，以及把桥两端连在翅片表面上的桥柱；第三切口-突起部，它有多个组，每组有多个片；及第四切口-突起部，它有多个片，每片有一个与纵向中心线平行的中心线，该中心线的两端从翅片表面向上弯折。所述第一、第二和第三切口-突起部对称布设在所述第四切口-突起部的两侧；所述第二切口-突起部的桥布设成从所述翅片两侧面突起。
-
-
-
-
-
-
-
-
-
Search Results
20
records
(took 0.028 seconds)
