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公开(公告)号：CN114742001A
公开(公告)日：2022-07-12
申请号：CN202210257478.7
申请日：2022-03-16
Applicant: 南京邮电大学
IPC: G06F30/3315 , G06F30/343
Abstract: 本发明公开了一种基于多FPGA的系统静态时序分析方法包括，读入网表文件，根据节点的属性对所述网表文件进行分类，并生成电路的连接关系图；从时钟输入端沿着时钟路径开始搜索分频器；根据起始点类型对整体电路进行遍历搜索路径，对已搜到的路径类型进行判断并计算其时延；生成建立时间违例路径、保持时间违例路径以及端口间组合逻辑路径的时序报告。能够对FPGA内部时序路径建立时间和保持时间是否满足时序要求进行分析，能够对分割后两块FPGA之间通过互连线的方式引入延时信息后的时序路径是否满足建立时间和保持时间要求进行分析，能够满足对超大规模集成电路的多FPGA芯片进行静态时序分析的要求。
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公开(公告)号：CN114357942B
公开(公告)日：2022-06-10
申请号：CN202210263251.3
申请日：2022-03-17
Applicant: 南京邮电大学
IPC: G06F30/398
Abstract: 本发明公开基于间断有限元法的集成电路互连线寄生电容提取方法，属于计算、推算或计数的技术领域。该方法根据导体分布情况划分非均匀的矩形网格；判断矩形网格是否为边界单元格，依次标录全局编号和需求解编号；初始化所有矩形网格的自由度值；遍历所有矩形网格，根据邻近单元网格的边界情况，得到基于间断有限元法的线性方程组，计算所有矩形网格电势函数自由度；根据每个矩形网格的电势函数自由度求出每个单元的电场强函数自由度；划分出每个导体的高斯面，在高斯面上积分求得的电场强函数得到电荷，最终求出主导体电容以及耦合电容大小。本发明提高集成电路互连线寄生电容提取精度，并且降低运行时间及运行内存。
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公开(公告)号：CN113128147B
公开(公告)日：2022-02-11
申请号：CN202110440277.6
申请日：2021-04-23
Applicant: 南京邮电大学
IPC: G06F30/333 , G06F30/337 , G06F30/27 , G06F111/06 , G06F119/06
Abstract: 本发明公开了一种基于机器学习的高效率集成电路可测性设计方法，包括，对不同参数进行配置，利用工具插入扫描链、自动测试向量生成及功耗分析，收集运行结果；将所述收集结果读入基于机器学习的预测模型中设置参数，得到预测值；合并所有的所述预测值和所述收集运行结果存储为csv文件，启动预测最优配置模型，得到设计需求的最优配置。本发明方法达到保证高测试覆盖率的同时运行时间少、低功耗、低面积开销的目的。
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公开(公告)号：CN112666451A
公开(公告)日：2021-04-16
申请号：CN202110273673.4
申请日：2021-03-15
Applicant: 南京邮电大学
IPC: G01R31/28 , G06F30/367
Abstract: 本发明公开了一种集成电路扫描测试向量生成方法，包括，读入网表文件，生成故障列表，随机测试向量生成模块启动，随机生成测试向量并删除所覆盖到的故障，生成新故障列表；启动基于伪分布式系统的MapReduce框架，分别在映射阶段和化简阶段对所述新故障列表执行自动测试向量生成和故障仿真操作；进行所述故障仿真时，消除冗余测试向量和精准控制覆盖率模块启动，将所述冗余测试向量舍去；若使能所述精准控制覆盖率模块，则判断所述测试向量的生成过程是否满足设定阈值，若满足，则自动停止。达到大幅减少测试成本的目的，通过实验分析，证明了本发明方法在时间及测试向量数量上得到大幅度的减少。
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Patent Agency Ranking
公开(公告)号：CN112000996A
公开(公告)日：2020-11-27
申请号：CN202011171755.X
申请日：2020-10-28
Applicant: 南京邮电大学
IPC: G06F21/75
Abstract: 一种阻止差分密码分析攻击的方法，通过自适应扫描链、控制模块和明文分析模块实现；明文分析模块控制自适应扫描链，使得仅其中一个字节的最后一个比特位不同的两个明文经过不同结构的扫描链输入，而造成原本可以利用差分密码分析攻击技术破解密钥的两个输入明文无法产生能够被差分密码分析攻击技术利用的输出；相较于复杂扫描链，设计的电路结构可以在一定程度上迷惑使用差分密码分析攻击的攻击者，导致攻击者恢复出错误的密钥信息。通过实验分析，证明了自适应扫描链结构的明文分析技术安全性得到很大提升。
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公开(公告)号：CN111243657A
公开(公告)日：2020-06-05
申请号：CN202010138469.7
申请日：2020-03-03
Applicant: 南京邮电大学
IPC: G11C29/56
Abstract: 本发明提供一种有效的存储器电路随机故障注入方法，所述方法步骤如下：步骤一：利用Perl语言提取出所有可能出现故障的节点，修改所有故障节点名称，生成一个新的文件；步骤二：随机选取节点文件中的一个或多个故障节点，并在节点处插入阻值随机电阻；步骤三：插入电阻后生成一个新的已完成随机故障注入的存储器网表文件。通过上述方法可以生成出故障注入后的网表，实现随机故障注入。本发明提供的随机故障注入方法，其特点在于故障注入电路节点位置随机，故障注入数量随机，并且注入电阻阻值随机，是一种切实可行的方法，可以有效验证测试算法的故障覆盖率。
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公开(公告)号：CN110443356A
公开(公告)日：2019-11-12
申请号：CN201910726323.1
申请日：2019-08-07
Applicant: 南京邮电大学
Abstract: 本发明针对以忆阻器作为神经网络核心器件的的特殊要求，提出一种由类脑器件忆阻器结合传统器件搭建电流型神经元电路的方法，能够模拟实现前向的神经网络运算，采用由忆阻器件和MOS管为核心的1T1R权重模式，极大地减少了神经网络运算中所耗费的片上资源，结合其他类的电子器件诸如MOS管、低功耗运放、轨到轨运放技术、以及数字、模拟电路方面的原理和仿生学原理，解决了1T1R作为神经网络中核心器件所设计的信号输入、权值网络、电流等效加法器求和以及激活层面的的设计问题，实现正负信号的处理和神经网络层之间的传递，并搭建了相对应的突触权值矩阵模型和多层神经元网络电路。
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公开(公告)号：CN119940284A
公开(公告)日：2025-05-06
申请号：CN202510413913.4
申请日：2025-04-03
Applicant: 南京邮电大学
IPC: G06F30/396 , G06F30/398 , G06F30/392 , G06F117/10
Abstract: 本发明公开一种基于互补曼哈顿环的高效时钟树综合方法，包括将版图划分为多个区域，每个区域预插入若干缓冲器，初步形成以各缓冲器为中心的聚类环，每个缓冲器的聚类环大小与缓冲器到区域中心的距离互补；循环访问各聚类环，寻找能够合并的聚类，直到聚类的数量收敛；采用偏移可控鱼骨树结构构建时钟树；利用几何运算对缓冲器的重叠情况进行判断并且计算得到空闲区域，通过对空闲区域进行膨胀和网格划分，得到缓冲器的可插入位置，然后基于与上下级缓冲器之间的关系切换调节缓冲器位置。本发明通过聚类优化、缓冲器位置调整等多种策略的结合，在低偏移的基础上实现低延时以及较少的缓冲器数量，适用于高性能集成电路的时钟树综合设计。
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公开(公告)号：CN119885998A
公开(公告)日：2025-04-25
申请号：CN202510369919.6
申请日：2025-03-27
Applicant: 南京邮电大学
IPC: G06F30/3308 , G06F30/333 , G06F30/337
Abstract: 本发明公开了一种组合逻辑电路强连通分量的震荡检测与优化方法及系统，该方法根据强连通分量中外部输入信号及其信号值搭建震荡检测模块，再结合多路复用器搭建等价变换模块，将等价变换模块插入到包含负反馈环的嵌套逻辑环共用逻辑门输出端并输出改造后网表。本发明能够在电路发生震荡的情况下成功检测并打断震荡，在电路不发生震荡的情况下不影响原电路逻辑功能，提升了组合电路仿真效率和稳定性。
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