公开(公告)号：CN119885998A

公开(公告)日：2025-04-25

申请号：CN202510369919.6

申请日：2025-03-27

Applicant: 南京邮电大学

Inventor： 严大鹏 ,  何其润 ,  晁翊轩 ,  郭京 ,  王志勇 ,  王子轩 ,  蔡志匡

IPC: G06F30/3308 ,  G06F30/333 ,  G06F30/337

Abstract: 本发明公开了一种组合逻辑电路强连通分量的震荡检测与优化方法及系统，该方法根据强连通分量中外部输入信号及其信号值搭建震荡检测模块，再结合多路复用器搭建等价变换模块，将等价变换模块插入到包含负反馈环的嵌套逻辑环共用逻辑门输出端并输出改造后网表。本发明能够在电路发生震荡的情况下成功检测并打断震荡，在电路不发生震荡的情况下不影响原电路逻辑功能，提升了组合电路仿真效率和稳定性。

公开(公告)号：CN119886040A

公开(公告)日：2025-04-25

申请号：CN202510373332.2

申请日：2025-03-27

Applicant: 南京邮电大学

Inventor： 严大鹏 ,  王志勇 ,  雷鸣飞 ,  冒邓捷 ,  张鲁萍 ,  王子轩 ,  郭静静 ,  蔡志匡

IPC: G06F30/396 ,  G06F30/398 ,  G06F117/10

Abstract: 本发明公开了一种基于分层区域划分和缓冲器插入的时钟树综合优化方法及系统，该方法通过分层插入缓冲器的方式进行时钟树综合优化，首先将所有寄存器作为基础单元对电路进行矩形区域切割并在几何中心点插入底层缓冲器，然后将上一层缓冲器作为基础单元，利用菱形网格划分方法对电路区域进行划分并在几何中心点插入中层缓冲器，最后按照H树结构插入顶层缓冲器；在插入缓冲器之后通过动态调整缓冲器的位置，实现全局时钟树的延迟最小化和偏斜控制，同时有效减少缓冲器数量，降低功耗，提升设计效率。