公开(公告)号：CN119808671B

公开(公告)日：2025-05-23

申请号：CN202510289683.5

申请日：2025-03-12

Applicant: 南京邮电大学

Inventor： 蔡志匡 ,  晁翊轩 ,  郭京 ,  何其润 ,  刘小婷 ,  严大鹏 ,  谢祖帅 ,  郭宇锋

IPC: G06F30/327 ,  G06F30/333

Abstract: 本发明公开了一种基于寄存器插入的组合逻辑环路检测与优化方法、系统，该方法在组合逻辑电路的有向图模型中识别出强连通分量及其中的所有环路，然后对每个环路进行震荡特性分析，识别震荡强连通分量，其次通过插入寄存器并断开该环路进行优化；每次迭代时优先选择相邻接的环路数量最少的环路，在该环路中选择出现次数最多的边插入寄存器；最后输出优化后的电路设计信息。本发明能够快速准确检测并优化可能导致震荡的组合逻辑环路，显著提升了数字电路设计的可靠性与效率，实现寄存器插入数量的全局最小化。

公开(公告)号：CN119885998A

公开(公告)日：2025-04-25

申请号：CN202510369919.6

申请日：2025-03-27

Applicant: 南京邮电大学

Inventor： 严大鹏 ,  何其润 ,  晁翊轩 ,  郭京 ,  王志勇 ,  王子轩 ,  蔡志匡

IPC: G06F30/3308 ,  G06F30/333 ,  G06F30/337

Abstract: 本发明公开了一种组合逻辑电路强连通分量的震荡检测与优化方法及系统，该方法根据强连通分量中外部输入信号及其信号值搭建震荡检测模块，再结合多路复用器搭建等价变换模块，将等价变换模块插入到包含负反馈环的嵌套逻辑环共用逻辑门输出端并输出改造后网表。本发明能够在电路发生震荡的情况下成功检测并打断震荡，在电路不发生震荡的情况下不影响原电路逻辑功能，提升了组合电路仿真效率和稳定性。

公开(公告)号：CN119808671A

公开(公告)日：2025-04-11

申请号：CN202510289683.5

申请日：2025-03-12

Applicant: 南京邮电大学

Inventor： 蔡志匡 ,  晁翊轩 ,  郭京 ,  何其润 ,  刘小婷 ,  严大鹏 ,  谢祖帅 ,  郭宇锋

IPC: G06F30/327 ,  G06F30/333

Abstract: 本发明公开了一种基于寄存器插入的组合逻辑环路检测与优化方法、系统，该方法在组合逻辑电路的有向图模型中识别出强连通分量及其中的所有环路，然后对每个环路进行震荡特性分析，识别震荡强连通分量，其次通过插入寄存器并断开该环路进行优化；每次迭代时优先选择相邻接的环路数量最少的环路，在该环路中选择出现次数最多的边插入寄存器；最后输出优化后的电路设计信息。本发明能够快速准确检测并优化可能导致震荡的组合逻辑环路，显著提升了数字电路设计的可靠性与效率，实现寄存器插入数量的全局最小化。