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公开(公告)号：CN119689225A
公开(公告)日：2025-03-25
申请号：CN202510206485.8
申请日：2025-02-25
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明属于超大规模集成电路测试技术领域，公开了一种基于神经网络的TSV测试分组方法，通过自设计神经网络和损失函数结合的方法，将测试约束写入损失函数，利用梯度下降方法不断优化权重以求解固定测试分组数下的具体测试分组方案；并利用改进二分法求解最小测试分组数，提高了分组算法的鲁棒性。通过实验分析证明本发明所提方法，在不规则TSV布局下分组的精确度、运行效率都表现优异。
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公开(公告)号：CN117517932A
公开(公告)日：2024-02-06
申请号：CN202311844340.8
申请日：2023-12-29
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G01R31/28
Abstract: 本发明属于超大规模集成电路可测性设计领域，公开了一种芯粒间TSV测试电路及测试方法，通过芯粒测试配置电路配置测试路径、测试指令和读写数据寄存器；通过读写数据寄存器组接收测试向量和捕获测试响应；通过TSV阵列测试控制电路控制TSV测试的初始化、测试、捕获操作；通过地址解码电路选择TSV阵列中的待测行；通过测试向量生成电路生成测试TSV所需的测试向量；通过比较电路判断测试TSV是否存在故障；通过TSV接收阵列和TSV发送阵列控制测试向量在TSV上的发送与测试响应的接收。本发明所提出的测试电路满足芯粒间TSV的测试需求，减少了硬件面积的占用，测试过程高度自动化，芯粒测试成本下降。
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公开(公告)号：CN118409191A
公开(公告)日：2024-07-30
申请号：CN202410581057.9
申请日：2024-05-11
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G01R31/28
Abstract: 本发明公开一种芯粒延迟故障测试电路及方法，属于测量、测试的技术领域。该电路包含绑定在芯粒每个输出引脚的数字转换输入单元C、绑定在输入引脚的时间数字转换输出单元、初始化模块和芯粒测试访问控制电路。所有数字转换单元串联形成TDC链，将待测TSV传播延时分割成连续小的时间间隔在TDC链上传播并转换为数字信号，观测是否存在延迟故障；芯粒测试访问控制电路控制测试路径的配置、测试模式的选择以及TDC链的移位、更新、捕获操作。本发明针对芯粒延迟故障测试需求，提出一种高精度的测试电路，该测试电路无需增加额外的测试端口且测试精度突破了门级延迟的限制。
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公开(公告)号：CN117517932B
公开(公告)日：2024-03-12
申请号：CN202311844340.8
申请日：2023-12-29
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G01R31/28
Abstract: 本发明属于超大规模集成电路可测性设计领域，公开了一种芯粒间TSV测试电路及测试方法，通过芯粒测试配置电路配置测试路径、测试指令和读写数据寄存器；通过读写数据寄存器组接收测试向量和捕获测试响应；通过TSV阵列测试控制电路控制TSV测试的初始化、测试、捕获操作；通过地址解码电路选择TSV阵列中的待测行；通过测试向量生成电路生成测试TSV所需的测试向量；通过比较电路判断测试TSV是否存在故障；通过TSV接收阵列和TSV发送阵列控制测试向量在TSV上的发送与测试响应的接收。本发明所提出的测试电路满足芯粒间TSV的测试需求，减少了硬件面积的占用，测试过程高度自动化，芯粒测试成本下降。
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公开(公告)号：CN119692268A
公开(公告)日：2025-03-25
申请号：CN202510206482.4
申请日：2025-02-25
Applicant: 南京邮电大学
IPC: G06F30/333
Abstract: 本发明属于超大规模集成电路可测性设计技术领域，公开了一种基于BIST的TSV测试诊断电路及方法，提供了一种用于TSV测试和诊断的硬件电路架构，包含测试访问端口控制器、测试数据寄存器、测试向量生成器、移位寄存器、双边沿触发器、TSV测试控制器和改进的加载芯片包装寄存器、捕获芯片包装寄存器，其中测试访问端口控制器负责配置测试路径、测试模式和测试使能信号，测试使能经双边沿触发器同步后激活TSV测试控制器，控制基于无损压缩结构改进的芯片包装寄存器执行测试，实现故障高效检测与不同故障类型的诊断。本发明通过测试向量生成与响应压缩协作，有效降低了测试时间，为高效、可靠的TSV测试与诊断提供了创新性解决方案。
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Patent Agency Ranking
公开(公告)号：CN119920757A
公开(公告)日：2025-05-02
申请号：CN202510295860.0
申请日：2025-03-13
Applicant: 南京邮电大学
IPC: H01L21/768 , H01L21/66
Abstract: 本发明公开了一种三维集成电路硅通孔的故障修复方法及系统，该方法首先建立由n×n个开关单元组成的开关矩阵，然后与n×n个硅通孔和n个冗余硅通孔连接，组成硅通孔修复电路，在定位故障硅通孔的位置后，将故障硅通孔作为起点，冗余硅通孔作为终点，进行起点和终点间的路径规划，最后按照规划的路径进行对故障硅通孔进行修复。本发明在不显著增加硬件与延迟开销的条件下，提升TSV修复效率与灵活性。
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公开(公告)号：CN119808671B
公开(公告)日：2025-05-23
申请号：CN202510289683.5
申请日：2025-03-12
Applicant: 南京邮电大学
IPC: G06F30/327 , G06F30/333
Abstract: 本发明公开了一种基于寄存器插入的组合逻辑环路检测与优化方法、系统，该方法在组合逻辑电路的有向图模型中识别出强连通分量及其中的所有环路，然后对每个环路进行震荡特性分析，识别震荡强连通分量，其次通过插入寄存器并断开该环路进行优化；每次迭代时优先选择相邻接的环路数量最少的环路，在该环路中选择出现次数最多的边插入寄存器；最后输出优化后的电路设计信息。本发明能够快速准确检测并优化可能导致震荡的组合逻辑环路，显著提升了数字电路设计的可靠性与效率，实现寄存器插入数量的全局最小化。
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公开(公告)号：CN119808671A
公开(公告)日：2025-04-11
申请号：CN202510289683.5
申请日：2025-03-12
Applicant: 南京邮电大学
IPC: G06F30/327 , G06F30/333
Abstract: 本发明公开了一种基于寄存器插入的组合逻辑环路检测与优化方法、系统，该方法在组合逻辑电路的有向图模型中识别出强连通分量及其中的所有环路，然后对每个环路进行震荡特性分析，识别震荡强连通分量，其次通过插入寄存器并断开该环路进行优化；每次迭代时优先选择相邻接的环路数量最少的环路，在该环路中选择出现次数最多的边插入寄存器；最后输出优化后的电路设计信息。本发明能够快速准确检测并优化可能导致震荡的组合逻辑环路，显著提升了数字电路设计的可靠性与效率，实现寄存器插入数量的全局最小化。
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公开(公告)号：CN118072805A
公开(公告)日：2024-05-24
申请号：CN202410472375.1
申请日：2024-04-19
Applicant: 南京邮电大学
IPC: G11C29/12 , G06N3/0464 , G06N3/048 , G06N3/092
Abstract: 本发明公开了一种存储器测试分组与调度的方法及系统，该方法首先根据存储器的约束条件对存储器进行分类，对于每一类存储器按照存储器之间的位置距离或存储器的层级限制进行分组，测试时每组存储器共享同一个控制器；然后使用强化学习模型对所有存储器进行测试调度，得到最优测试时间下所有存储器的串并行测试方案；该强化学习模型根据存储器的测试功耗和测试时间设置奖励函数；本发明既保证了尽可能少的存储器测试分组数量，减少了额外测试电路的占比，并且在测试功耗的约束下，减少测试时间。
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公开(公告)号：CN117872103A
公开(公告)日：2024-04-12
申请号：CN202410269404.4
申请日：2024-03-11
Applicant: 南京邮电大学
IPC: G01R31/3185 , G11C29/56 , G11C29/54
Abstract: 本发明公开了一种通用测试芯粒，用于对若干个待测芯粒进行测试，测试芯粒包括芯粒测试控制电路模块、测试数据分发电路模块、存储器测试配置电路模块和芯粒测试接口电路模块；芯粒测试控制电路模块用于为待测芯粒提供测试数据、配置测试模式；测试数据分发电路模块用于从测试数据总线分发每个所述待测芯粒所需的测试数据；存储器测试配置电路模块用于为待测芯粒的存储器提供测试电路，自动生成测试矢量；芯粒测试接口电路模块用于通过芯粒测试接口为待测芯粒在上下左右任意方向传输测试数据；本发明将芯粒系统所需的共享的测试资源嵌入其中，满足芯粒系统测试即插即用的策略，为芯粒系统提供了全面、灵活、高效的测试方案。
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