公开(公告)号：CN118981992A

公开(公告)日：2024-11-19

申请号：CN202411118022.8

申请日：2024-08-15

Applicant: 南京邮电大学

Inventor： 严大鹏 ,  冒邓捷 ,  蔡志匡 ,  柏晞琼 ,  郭静静

IPC: G06F30/333 ,  G06N3/042 ,  G06N3/048 ,  G06N3/084

Abstract: 本发明属于集成电路可测性设计的技术领域，公开了一种基于图神经网络的集成电路故障可测性预测方法，其读入网表文件，将电路故障转化为CNF公式；构建专用CNF故障数据集，并按预设比例分为训练集、验证集和测试集；构建并训练NeuroSAT图神经网络模型；对新的电路网表文件进行故障枚举并使用训练好的模型进行可测性预测；基于预测结果决定是否进行自动测试向量生成或布尔可满足性分析。本发明可以预先鉴别出电路中的不可测故障,避免对它们做无用的测试向量生成，从降低测试成本。通过实验分析，证明了本发明方法在求解时间及回溯率上得到大幅度的减少。

公开(公告)号：CN119886040A

公开(公告)日：2025-04-25

申请号：CN202510373332.2

申请日：2025-03-27

Applicant: 南京邮电大学

Inventor： 严大鹏 ,  王志勇 ,  雷鸣飞 ,  冒邓捷 ,  张鲁萍 ,  王子轩 ,  郭静静 ,  蔡志匡

IPC: G06F30/396 ,  G06F30/398 ,  G06F117/10

Abstract: 本发明公开了一种基于分层区域划分和缓冲器插入的时钟树综合优化方法及系统，该方法通过分层插入缓冲器的方式进行时钟树综合优化，首先将所有寄存器作为基础单元对电路进行矩形区域切割并在几何中心点插入底层缓冲器，然后将上一层缓冲器作为基础单元，利用菱形网格划分方法对电路区域进行划分并在几何中心点插入中层缓冲器，最后按照H树结构插入顶层缓冲器；在插入缓冲器之后通过动态调整缓冲器的位置，实现全局时钟树的延迟最小化和偏斜控制，同时有效减少缓冲器数量，降低功耗，提升设计效率。

公开(公告)号：CN119780685A

公开(公告)日：2025-04-08

申请号：CN202510294397.8

申请日：2025-03-13

Applicant: 南京邮电大学

Inventor： 严大鹏 ,  冒邓捷 ,  雷鸣飞 ,  黄海平 ,  王子轩 ,  郭静静 ,  蔡志匡

IPC: G01R31/3183

Abstract: 本发明公开了一种基于决策树的自动测试向量生成方法及系统，该方法首先提取待测电路的节点特征数据，然后利用训练好的决策树模型得到计算每个逻辑门的回溯置信度，回溯置信度是决策树模型对逻辑门在回溯路径中成功传播故障的预测概率值；最后选择回溯置信度高的逻辑门作为节点添加到回溯路径中，根据回溯路径生成测试向量。本发明能够有效减少测试向量的数量，降低故障检测的时间复杂度，解决了传统方法中回溯频率高、资源消耗大及噪声数据干扰等问题。