公开(公告)号：CN115964973B

公开(公告)日：2023-07-04

申请号：CN202211720027.9

申请日：2022-12-30

Applicant: 南京邮电大学

Inventor： 郭静静 ,  查佩文 ,  赵东敏 ,  肖建 ,  王子轩 ,  郭宇锋 ,  蔡志匡

IPC: G06F30/3315

Abstract: 本发明公开一种复合电流源模型的单元延时计算方法，属于计算、推算或计数的技术领域。该方法：读入时序路径的RC网表与标准单元库文件，获取时序单元库中相关单元管脚信息；设置分段电压阈值；将驱动器模型输入转换时间与输出负载带入，根据时序单元库信息在分段电压阈值处插值，拟合驱动器模型输出电压波形；计算输出电压波形延时及过渡时间，在过渡时间收敛时结束延时计算，在过渡时间未收敛时计算每段电压区间的有效电容后更新输出负载，迭代计算直到延时计算结果收敛。本发明能够快速且准确地计算单元延时，计算量小且运行时间短，优化了查表插值过程，使得单元延时计算简单高效。

公开(公告)号：CN118313327A

公开(公告)日：2024-07-09

申请号：CN202410536293.9

申请日：2024-04-30

Applicant: 南京邮电大学

Inventor： 郭静静 ,  王嘉伟 ,  赵东敏 ,  张树钢 ,  王子轩 ,  蔡志匡

IPC: G06F30/3312 ,  G06F18/241

Abstract: 本发明公开基于堆叠结构的有效电流源单元库时序模型构建方法，属于计算、推算或计数的技术领域。该方法包括：提出了一种有效电流源的单元时序库查找表的建模方法，对基于堆叠结构对标准单元进行建模，且该物理模型中的模型参数会随着驱动强度、电压和温度的变化而变化；结合最小二乘法拟合，使用模型表达式预测替代传统的查找表形式。将单元时序库模型和最小二乘法拟合相结合运用到静态时序分析中，进行延迟计算，从而提高时序分析精度和运行效率。

公开(公告)号：CN115964973A

公开(公告)日：2023-04-14

申请号：CN202211720027.9

申请日：2022-12-30

Applicant: 南京邮电大学

Inventor： 郭静静 ,  查佩文 ,  赵东敏 ,  肖建 ,  王子轩 ,  郭宇锋 ,  蔡志匡

IPC: G06F30/3315

Abstract: 本发明公开一种复合电流源模型的单元延时计算方法，属于计算、推算或计数的技术领域。该方法：读入时序路径的RC网表与标准单元库文件，获取时序单元库中相关单元管脚信息；设置分段电压阈值；将驱动器模型输入转换时间与输出负载带入，根据时序单元库信息在分段电压阈值处插值，拟合驱动器模型输出电压波形；计算输出电压波形延时及过渡时间，在过渡时间收敛时结束延时计算，在过渡时间未收敛时计算每段电压区间的有效电容后更新输出负载，迭代计算直到延时计算结果收敛。本发明能够快速且准确地计算单元延时，计算量小且运行时间短，优化了查表插值过程，使得单元延时计算简单高效。

公开(公告)号：CN114742001B

公开(公告)日：2023-08-29

申请号：CN202210257478.7

申请日：2022-03-16

Applicant: 南京邮电大学

Inventor： 郭静静 ,  赵东敏 ,  张少辉 ,  张姚鑫 ,  黄海平 ,  蔡志匡

IPC: G06F30/3315 ,  G06F30/343

Abstract: 本发明公开了一种基于多FPGA的系统静态时序分析方法包括，读入网表文件，根据节点的属性对所述网表文件进行分类，并生成电路的连接关系图；从时钟输入端沿着时钟路径开始搜索分频器；根据起始点类型对整体电路进行遍历搜索路径，对已搜到的路径类型进行判断并计算其时延；生成建立时间违例路径、保持时间违例路径以及端口间组合逻辑路径的时序报告。能够对FPGA内部时序路径建立时间和保持时间是否满足时序要求进行分析，能够对分割后两块FPGA之间通过互连线的方式引入延时信息后的时序路径是否满足建立时间和保持时间要求进行分析，能够满足对超大规模集成电路的多FPGA芯片进行静态时序分析的要求。

公开(公告)号：CN114742001A

公开(公告)日：2022-07-12

申请号：CN202210257478.7

申请日：2022-03-16

Applicant: 南京邮电大学

Inventor： 郭静静 ,  赵东敏 ,  张少辉 ,  张姚鑫 ,  黄海平 ,  蔡志匡

IPC: G06F30/3315 ,  G06F30/343

Abstract: 本发明公开了一种基于多FPGA的系统静态时序分析方法包括，读入网表文件，根据节点的属性对所述网表文件进行分类，并生成电路的连接关系图；从时钟输入端沿着时钟路径开始搜索分频器；根据起始点类型对整体电路进行遍历搜索路径，对已搜到的路径类型进行判断并计算其时延；生成建立时间违例路径、保持时间违例路径以及端口间组合逻辑路径的时序报告。能够对FPGA内部时序路径建立时间和保持时间是否满足时序要求进行分析，能够对分割后两块FPGA之间通过互连线的方式引入延时信息后的时序路径是否满足建立时间和保持时间要求进行分析，能够满足对超大规模集成电路的多FPGA芯片进行静态时序分析的要求。