公开(公告)号：CN114742001B

公开(公告)日：2023-08-29

申请号：CN202210257478.7

申请日：2022-03-16

Applicant: 南京邮电大学

Inventor： 郭静静 ,  赵东敏 ,  张少辉 ,  张姚鑫 ,  黄海平 ,  蔡志匡

IPC: G06F30/3315 ,  G06F30/343

Abstract: 本发明公开了一种基于多FPGA的系统静态时序分析方法包括，读入网表文件，根据节点的属性对所述网表文件进行分类，并生成电路的连接关系图；从时钟输入端沿着时钟路径开始搜索分频器；根据起始点类型对整体电路进行遍历搜索路径，对已搜到的路径类型进行判断并计算其时延；生成建立时间违例路径、保持时间违例路径以及端口间组合逻辑路径的时序报告。能够对FPGA内部时序路径建立时间和保持时间是否满足时序要求进行分析，能够对分割后两块FPGA之间通过互连线的方式引入延时信息后的时序路径是否满足建立时间和保持时间要求进行分析，能够满足对超大规模集成电路的多FPGA芯片进行静态时序分析的要求。

公开(公告)号：CN114742001A

公开(公告)日：2022-07-12

申请号：CN202210257478.7

申请日：2022-03-16

Applicant: 南京邮电大学

Inventor： 郭静静 ,  赵东敏 ,  张少辉 ,  张姚鑫 ,  黄海平 ,  蔡志匡

IPC: G06F30/3315 ,  G06F30/343

Abstract: 本发明公开了一种基于多FPGA的系统静态时序分析方法包括，读入网表文件，根据节点的属性对所述网表文件进行分类，并生成电路的连接关系图；从时钟输入端沿着时钟路径开始搜索分频器；根据起始点类型对整体电路进行遍历搜索路径，对已搜到的路径类型进行判断并计算其时延；生成建立时间违例路径、保持时间违例路径以及端口间组合逻辑路径的时序报告。能够对FPGA内部时序路径建立时间和保持时间是否满足时序要求进行分析，能够对分割后两块FPGA之间通过互连线的方式引入延时信息后的时序路径是否满足建立时间和保持时间要求进行分析，能够满足对超大规模集成电路的多FPGA芯片进行静态时序分析的要求。