公开(公告)号：CN103441095A

公开(公告)日：2013-12-11

申请号：CN201310099950.X

申请日：2013-03-26

Applicant: 瑞萨电子株式会社

Inventor： 武田康裕 ,  组桥孝生 ,  柳田博史 ,  竹内隆 ,  松田安司

IPC: H01L21/768

CPC classification number: H01L23/481 ,  H01L21/486 ,  H01L21/6836 ,  H01L21/76852 ,  H01L21/76898 ,  H01L22/14 ,  H01L23/53238 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L25/0657 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/0345 ,  H01L2224/0361 ,  H01L2224/0401 ,  H01L2224/05025 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05567 ,  H01L2224/05568 ,  H01L2224/0557 ,  H01L2224/05583 ,  H01L2224/05624 ,  H01L2224/05655 ,  H01L2224/06181 ,  H01L2224/11462 ,  H01L2224/13022 ,  H01L2224/13083 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16237 ,  H01L2224/16238 ,  H01L2224/81192 ,  H01L2224/81815 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06544 ,  H01L2924/00014 ,  H01L2924/12032 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/00 ,  H01L2224/11 ,  H01L2224/03 ,  H01L2924/014 ,  H01L2224/05552

Abstract: 本发明涉及一种半导体集成电路器件的制造方法。TSV技术已经作为多个半导体芯片的堆叠技术中的一种而得以普及。但是本发明人发现当利用所谓的通孔优先工艺、通孔中间工艺、正通孔通孔最后工艺等形成TSV时，可能会发生由后续工艺中的静电击穿导致的诸如栅击穿的缺陷。为了克服上述问题，本发明提供一种半导体集成电路器件的制造方法，其中通过在半导体衬底中形成孔、在空中形成绝缘构件以及在所得的空中掩埋导电构件且同时利用绝缘构件覆盖除底部之外的孔的部分来形成贯通通孔电极。

公开(公告)号：CN103441095B

公开(公告)日：2017-03-01

申请号：CN201310099950.X

申请日：2013-03-26

Applicant: 瑞萨电子株式会社

Inventor： 武田康裕 ,  组桥孝生 ,  柳田博史 ,  竹内隆 ,  松田安司

IPC: H01L21/768

CPC classification number: H01L23/481 ,  H01L21/486 ,  H01L21/6836 ,  H01L21/76852 ,  H01L21/76898 ,  H01L22/14 ,  H01L23/53238 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L25/0657 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/0345 ,  H01L2224/0361 ,  H01L2224/0401 ,  H01L2224/05025 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05567 ,  H01L2224/05568 ,  H01L2224/0557 ,  H01L2224/05583 ,  H01L2224/05624 ,  H01L2224/05655 ,  H01L2224/06181 ,  H01L2224/11462 ,  H01L2224/13022 ,  H01L2224/13083 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16237 ,  H01L2224/16238 ,  H01L2224/81192 ,  H01L2224/81815 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06544 ,  H01L2924/00014 ,  H01L2924/12032 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/00 ,  H01L2224/11 ,  H01L2224/03 ,  H01L2924/014 ,  H01L2224/05552

Abstract: 本发明涉及一种半导体集成电路器件的制造方法。TSV技术已经作为多个半导体芯片的堆叠技术中的一种而得以普及。但是本发明人发现当利用所谓的通孔优先工艺、通孔中间工艺、正通孔通孔最后工艺等形成TSV时，可能会发生由后续工艺中的静电击穿导致的诸如栅击穿的缺陷。为了克服上述问题，本发明提供一种半导体集成电路器件的制造方法，其中通过在半导体衬底中形成孔、在空中形成绝缘构件以及在所得的空中掩埋导电构件且同时利用绝缘构件覆盖除底部之外的孔的部分来形成贯通通孔电极。

公开(公告)号：CN105742285B

公开(公告)日：2020-10-27

申请号：CN201510994289.8

申请日：2015-12-25

Applicant: 瑞萨电子株式会社

Inventor： 前川径一 ,  吉田省史 ,  竹内隆 ,  柳田博史

IPC: H01L27/112

Abstract: 本发明提供一种半导体装置及其制造方法，使半导体装置的性能提高。半导体装置具有SOI基板(1)和在SOI基板(1)形成的反熔丝元件(AF)。SOI基板(1)具有在支撑基板(2)的主面侧形成的p型阱区域(PW1)和在p型阱区域(PW1)上隔着BOX层(3)形成的SOI层(4)。反熔丝元件(AF)具有在SOI层(4)上隔着栅极绝缘膜(GI11)形成的栅电极(GE11)。由反熔丝元件(AF)形成存储元件，在存储元件的写入动作时，向栅电极(GE11)施加第1电位，并且向p型阱区域(PW1)施加与第1电位相同极性的第2电位。

公开(公告)号：CN115831870A

公开(公告)日：2023-03-21

申请号：CN202210991143.8

申请日：2022-08-18

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳 ,  茶木原启 ,  柳田博史 ,  大野晶生

IPC: H01L21/82 ,  H01L21/66 ,  H01L27/06 ,  H01L23/544

Abstract: 本公开涉及用于半导体器件的制造方法以及半导体晶圆。提供了一种制造能够检测Hi‑K消失的发生的半导体器件的方法。制造半导体器件的方法包括：制造测试图案的步骤，该测试图案包括参考电阻以及栅极泄漏电流流动通过其中的栅极泄漏电阻，并且栅极泄漏电阻与参考电阻串联连接；以及测量由栅极泄漏电流的流动引起的、参考电阻与栅极泄漏电阻之间的连接节点处的电压变化的步骤。

公开(公告)号：CN105742285A

公开(公告)日：2016-07-06

申请号：CN201510994289.8

申请日：2015-12-25

Applicant: 瑞萨电子株式会社

Inventor： 前川径一 ,  吉田省史 ,  竹内隆 ,  柳田博史

IPC: H01L27/112 ,  H01L21/8247

Abstract: 本发明提供一种半导体装置及其制造方法，使半导体装置的性能提高。半导体装置具有SOI基板(1)和在SOI基板(1)形成的反熔丝元件(AF)。SOI基板(1)具有在支撑基板(2)的主面侧形成的p型阱区域(PW1)和在p型阱区域(PW1)上隔着BOX层(3)形成的SOI层(4)。反熔丝元件(AF)具有在SOI层(4)上隔着栅极绝缘膜(GI11)形成的栅电极(GE11)。由反熔丝元件(AF)形成存储元件，在存储元件的写入动作时，向栅电极(GE11)施加第1电位，并且向p型阱区域(PW1)施加与第1电位相同极性的第2电位。

公开(公告)号：CN101577277B

公开(公告)日：2014-02-12

申请号：CN200910136415.0

申请日：2009-05-06

Applicant: 瑞萨电子株式会社

Inventor： 森野直纯 ,  平岩笃 ,  越久和俊 ,  伊藤俊明 ,  五十岚元繁 ,  佐佐木隆行 ,  杉山雅夫 ,  柳田博史 ,  渡会慎一

IPC: H01L27/06 ,  H01L29/772 ,  H01L29/06 ,  H01L23/522 ,  H01L29/861 ,  H01L29/41

CPC classification number: H01L21/823892 ,  H01L27/0629 ,  H01L27/0928 ,  H01L2224/05554

Abstract: 本发明提供一种对于具有三阱结构的半导体装置能够提高制造良率以及产品可靠性的技术。在与在p型基板Sub内所形成的深n型阱DNW0、浅p型阱PW及浅n型阱NW的形成的区域所不同的区域上形成浅p型阱PW100，使用第2层布线将在所述浅p型阱PW100内所形成的p型扩散分接头PD100、与在深n型阱DNW0内的浅n型阱NW0内所形成的p型扩散分接头PD0加以连接，并且使用第2层以上的布线将在深n型阱DNW0内所形成的nMIS200n的栅电极以及pMIS200p的栅电极、与在基板Sub内所形成的nMIS100n的漏电极以及pMIS100p的漏电极加以连接。