公开(公告)号：CN110246845B

公开(公告)日：2024-06-21

申请号：CN201910165538.0

申请日：2019-03-05

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳

IPC: H10B43/30 ,  H10B43/40 ,  H01L29/51 ,  H01L29/792 ,  H01L21/28 ,  H01L21/336

Abstract: 本公开的各实施例涉及半导体器件和半导体器件的制造方法。根据一个实施例的一种半导体器件包括：具有第一表面的半导体衬底；位于第一表面上并且在平面图中形成为圆形的第一导电膜；位于第一表面上并且在平面图中围绕第一导电膜的外周的第二导电膜；位于第一导电膜与第二导电膜之间的第一绝缘间隔物；位于第一表面与第一导电膜之间的第一栅极绝缘膜，其累积电荷量由于第一导电膜与半导体衬底之间的电压变化而改变；以及位于第一表面与第二导电膜之间的第二栅极绝缘膜。

公开(公告)号：CN112309870A

公开(公告)日：2021-02-02

申请号：CN202010751098.X

申请日：2020-07-30

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳

IPC: H01L21/336 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/423 ,  H01L29/792

Abstract: 本公开的实施例涉及一种用于制造半导体器件的方法。通过去除位于控制栅极电极与存储器栅极电极之间的电荷累积膜和绝缘膜中的每一个的一部分来形成沟槽。在沟槽中形成绝缘膜使得绝缘膜和电荷累积膜中的每一个的上表面被绝缘膜覆盖。当控制栅极电极和存储器栅极电极的上表面被露出时，绝缘膜和电荷累积膜中的每一个的上表面未被露出。

公开(公告)号：CN115831870A

公开(公告)日：2023-03-21

申请号：CN202210991143.8

申请日：2022-08-18

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳 ,  茶木原启 ,  柳田博史 ,  大野晶生

IPC: H01L21/82 ,  H01L21/66 ,  H01L27/06 ,  H01L23/544

Abstract: 本公开涉及用于半导体器件的制造方法以及半导体晶圆。提供了一种制造能够检测Hi‑K消失的发生的半导体器件的方法。制造半导体器件的方法包括：制造测试图案的步骤，该测试图案包括参考电阻以及栅极泄漏电流流动通过其中的栅极泄漏电阻，并且栅极泄漏电阻与参考电阻串联连接；以及测量由栅极泄漏电流的流动引起的、参考电阻与栅极泄漏电阻之间的连接节点处的电压变化的步骤。

公开(公告)号：CN105390499A

公开(公告)日：2016-03-09

申请号：CN201510542790.0

申请日：2015-08-28

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳

IPC: H01L27/115 ,  H01L29/78 ,  H01L29/423 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8247

Abstract: 本发明的各个实施例涉及半导体器件及其制造方法。提供了一种半导体器件，其具有配备有经由电荷存储层为与彼此相邻的控制栅极电极和存储器栅极电极的存储器单元，并且性能得到改进。在具有包括通过所谓的后栅极工艺形成的金属栅极电极的栅极电极的MISFET的半导体器件中，通过使硅膜完全硅化来形成控制栅极电极和存储器栅极电极，该控制栅极电极和存储器栅极电极构成分离栅极型MONOS存储器的存储器单元。

公开(公告)号：CN116779658A

公开(公告)日：2023-09-19

申请号：CN202310058320.1

申请日：2023-01-19

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  河合彻 ,  天羽生淳

IPC: H01L29/51 ,  H01L29/78

Abstract: 本公开涉及一种半导体器件。半导体器件被设置有包括半导体衬底、铁电层和半导体层的SOI衬底，并且具有在其中形成第一MISFET的第一区域。第一MISFET包括：在第一区域中的半导体衬底；在第一区域中的铁电层；在第一区域中的半导体层；第一栅极绝缘膜，被形成在第一区域中的半导体层上；第一栅极电极，被形成在第一栅极绝缘膜上；第一源极区，位于第一栅极电极的一侧并且被形成在第一区域中的半导体层中；以及第一漏极区，位于第一栅极电极的另一侧并且被形成在第一区域中的半导体层中。

公开(公告)号：CN114242719A

公开(公告)日：2022-03-25

申请号：CN202111563873.X

申请日：2016-02-18

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳

IPC: H01L27/06 ,  H01L27/11568 ,  H01L27/11573

Abstract: 本发明的各个实施例涉及半导体器件及其制造方法。在包括在半导体器件中混在一起的分离栅极型MONOS存储器以及具有部分地嵌入在形成在半导体衬底的主表面中的沟槽中的上电极的沟槽电容器元件的半导体器件中，嵌入在沟槽中的上电极的顶表面的平整度得到改进。形成在半导体衬底之上以形成形成MONOS存储器的存储器单元的控制栅极电极的多晶硅膜嵌入在形成在电容器元件形成区域中的半导体衬底的主表面中的沟槽中，从而形成包括有在沟槽中的多晶硅膜的上电极。

公开(公告)号：CN105977254B

公开(公告)日：2021-12-24

申请号：CN201610091368.2

申请日：2016-02-18

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳

IPC: H01L27/06 ,  H01L27/11524 ,  H01L27/11531 ,  H01L21/28

Abstract: 本发明的各个实施例涉及半导体器件及其制造方法。在包括在半导体器件中混在一起的分离栅极型MONOS存储器以及具有部分地嵌入在形成在半导体衬底的主表面中的沟槽中的上电极的沟槽电容器元件的半导体器件中，嵌入在沟槽中的上电极的顶表面的平整度得到改进。形成在半导体衬底之上以形成形成MONOS存储器的存储器单元的控制栅极电极的多晶硅膜嵌入在形成在电容器元件形成区域中的半导体衬底的主表面中的沟槽中，从而形成包括有在沟槽中的多晶硅膜的上电极。

公开(公告)号：CN106024792B

公开(公告)日：2021-07-09

申请号：CN201610169772.7

申请日：2016-03-23

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳

IPC: H01L27/1157 ,  H01L29/423 ,  H01L21/28

Abstract: 本申请涉及半导体器件及其制造方法。目的在于提供一种可靠性提高的半导体器件，该半导体器件具有MONOS存储器，该MONOS存储器通过将载流子注入到电荷存储部分中来重写数据。当形成具有小栅极长度的存储器栅极电极以便将写入操作中的载流子注入位置与擦除操作中的载流子注入位置重叠时，在半导体衬底的主表面的凹陷中形成包括电荷存储部分的ONO膜，用于确保大沟道长度，其中写入操作和擦除操作的载流子注入位置均进入该ONO膜中。在制造该结构的步骤中，控制栅极电极通过经第一刻蚀和第二刻蚀的对多晶硅膜的逐步处理来形成，并且然后通过第二刻蚀在控制栅极电极的一侧上的半导体衬底的主表面中形成凹陷。

公开(公告)号：CN110246845A

公开(公告)日：2019-09-17

申请号：CN201910165538.0

申请日：2019-03-05

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳

IPC: H01L27/11568 ,  H01L27/11573 ,  H01L29/51 ,  H01L29/792 ,  H01L21/28 ,  H01L21/336

Abstract: 本公开的各实施例涉及半导体器件和半导体器件的制造方法。根据一个实施例的一种半导体器件包括：具有第一表面的半导体衬底；位于第一表面上并且在平面图中形成为圆形的第一导电膜；位于第一表面上并且在平面图中围绕第一导电膜的外周的第二导电膜；位于第一导电膜与第二导电膜之间的第一绝缘间隔物；位于第一表面与第一导电膜之间的第一栅极绝缘膜，其累积电荷量由于第一导电膜与半导体衬底之间的电压变化而改变；以及位于第一表面与第二导电膜之间的第二栅极绝缘膜。

公开(公告)号：CN106024792A

公开(公告)日：2016-10-12

申请号：CN201610169772.7

申请日：2016-03-23

Applicant: 瑞萨电子株式会社

Inventor： 天羽生淳

IPC: H01L27/115 ,  H01L29/423 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L27/1157 ,  H01L29/42344 ,  H01L29/66484 ,  H01L29/66833 ,  H01L29/7831 ,  H01L27/11568 ,  H01L29/4234

Abstract: 本申请涉及半导体器件及其制造方法。目的在于提供一种可靠性提高的半导体器件，该半导体器件具有MONOS存储器，该MONOS存储器通过将载流子注入到电荷存储部分中来重写数据。当形成具有小栅极长度的存储器栅极电极以便将写入操作中的载流子注入位置与擦除操作中的载流子注入位置重叠时，在半导体衬底的主表面的凹陷中形成包括电荷存储部分的ONO膜，用于确保大沟道长度，其中写入操作和擦除操作的载流子注入位置均进入该ONO膜中。在制造该结构的步骤中，控制栅极电极通过经第一刻蚀和第二刻蚀的对多晶硅膜的逐步处理来形成，并且然后通过第二刻蚀在控制栅极电极的一侧上的半导体衬底的主表面中形成凹陷。