公开(公告)号：CN115732536A

公开(公告)日：2023-03-03

申请号：CN202210920036.6

申请日：2022-08-01

Applicant: 瑞萨电子株式会社

Inventor： 小清水亮 ,  中柴康隆 ,  河合彻

IPC: H01L29/06 ,  H01L29/41 ,  H01L21/335 ,  H01L21/336 ,  H01L29/78 ,  H01L29/80

Abstract: 一种半导体衬底具有表面以及从该表面向上突出的凸出部分。n型漂移区域具有位于凸出部分中的部分。n型漏极区域具有比n型漂移区域更高的n型杂质浓度，并且在平面图中，n型漏极区域被布置在凸出部分中以及n型漂移区域上，使得n型漏极区域和栅极电极将n型漂移区域夹在中间。

公开(公告)号：CN117476643A

公开(公告)日：2024-01-30

申请号：CN202310843630.4

申请日：2023-07-11

Applicant: 瑞萨电子株式会社

Inventor： 小清水亮 ,  中柴康隆 ,  河合彻

IPC: H01L27/088 ,  H01L29/78

Abstract: 本公开涉及一种半导体装置，其中半导体衬底包括：n型衬底区域、布置在n型衬底区域上的不同位置处的n型第一半导体区域和第二半导体区域、形成在n型第一半导体区域上和第二半导体区域上的n型埋层、形成在n型埋层上并且彼此间隔开的p型第三半导体区域和p型第四半导体区域，以及从n型埋层到达半导体衬底的上表面的n型第五半导体区域。n型埋层、n型第一半导体区域和n型衬底区域存在于p型第三半导体区域和n型第五半导体区域下方。第一晶体管被形成在p型第三半导体区域的上部分中，并且第二晶体管被形成在p型第四半导体区域的上部分中。

公开(公告)号：CN116779658A

公开(公告)日：2023-09-19

申请号：CN202310058320.1

申请日：2023-01-19

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  河合彻 ,  天羽生淳

IPC: H01L29/51 ,  H01L29/78

Abstract: 本公开涉及一种半导体器件。半导体器件被设置有包括半导体衬底、铁电层和半导体层的SOI衬底，并且具有在其中形成第一MISFET的第一区域。第一MISFET包括：在第一区域中的半导体衬底；在第一区域中的铁电层；在第一区域中的半导体层；第一栅极绝缘膜，被形成在第一区域中的半导体层上；第一栅极电极，被形成在第一栅极绝缘膜上；第一源极区，位于第一栅极电极的一侧并且被形成在第一区域中的半导体层中；以及第一漏极区，位于第一栅极电极的另一侧并且被形成在第一区域中的半导体层中。

公开(公告)号：CN104425587A

公开(公告)日：2015-03-18

申请号：CN201410440432.4

申请日：2014-09-01

Applicant: 瑞萨电子株式会社

Inventor： 河合彻 ,  秋山丰 ,  中柴康隆

IPC: H01L29/778

CPC classification number: H01L29/404 ,  H01L29/2003 ,  H01L29/407 ,  H01L29/41758 ,  H01L29/4236 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/7787

Abstract: 场极板导致了阻碍高速晶体管切换的过量栅极电容。为了抑制过量栅极电容，开口包括定位在漏极电极一侧的第一侧壁、以及定位在源极电极一侧的第二侧壁。同时，栅极电极包括从俯视图看面对漏极电极的第一侧表面。栅极电极的第一侧表面从平面图看定位在第一侧壁与第二侧壁的内侧。另外，第一场极板的一部分嵌入在第一侧表面与第一侧壁之间。栅极电极与第一场极板通过第一绝缘构件电绝缘。

公开(公告)号：CN119812117A

公开(公告)日：2025-04-11

申请号：CN202411249803.0

申请日：2024-09-06

Applicant: 瑞萨电子株式会社

Inventor： 森山卓史 ,  河合彻

IPC: H01L23/00 ,  H01L23/528 ,  H01L23/488 ,  H01L23/58 ,  H01L23/31 ,  H01L21/78 ,  H10D86/01 ,  H10D84/02

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。一种半导体器件，包括：半导体衬底、被形成在半导体衬底上的多层布线结构、被形成为以便围绕电路形成区域并且穿透多层布线结构的保护环，以及被形成在多层布线结构上的焊盘。保护膜被形成为以便覆盖多层布线结构、保护环和焊盘。沟槽被形成为以便穿透保护膜并且到达多层布线结构的内部。沟槽被形成为以便围绕保护环。保护环包括被形成在多层布线结构上的布线。沟槽与布线间隔开并且与布线相邻。沟槽的底表面是倾斜的，以便在从电路形成区域朝向围绕电路形成区域的外围区域的方向上连续地加深。

公开(公告)号：CN117995901A

公开(公告)日：2024-05-07

申请号：CN202311262256.5

申请日：2023-09-27

Applicant: 瑞萨电子株式会社

Inventor： 小清水亮 ,  中柴康隆 ,  河合彻

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。形成一种LDMOS，该LDMOS具有形成在半导体衬底的上表面上的n型源极区域和漏极区域、经由栅极介电膜形成在半导体衬底上的栅极电极、以及经由膜厚度大于栅极介电膜的介电膜形成在栅极电极与漏极区域之间的半导体衬底上的场板电极。这里，场板电极具有与形成在场板电极正下方的半导体衬底中的n型半导体区域相比更大的功函数。

公开(公告)号：CN117936540A

公开(公告)日：2024-04-26

申请号：CN202311252181.2

申请日：2023-09-26

Applicant: 瑞萨电子株式会社

Inventor： 池田菜摘 ,  河合彻

IPC: H01L27/088 ,  H01L21/77

Abstract: 一种包括振荡电路的半导体器件，其包括在半导体衬底上形成的具有晕圈区域的MISFET和在该半导体衬底上形成的不具有晕圈区域的多个MISFET。该不具有晕圈区域的多个MISFET的栅极电极彼此电连接。在该振荡电路中包括的晶体管对中使用不具有晕圈区域的多个MISFET。