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公开(公告)号：CN109994419A
公开(公告)日：2019-07-09
申请号：CN201811431496.2
申请日：2018-11-26
申请人： 瑞萨电子株式会社
发明人： 前川径一
IPC分类号： H01L21/762
摘要： 本公开的实施例涉及制造半导体设备的方法。为了改进半导体设备的可靠性，在制造半导体设备的方法中，通过离子注入p型杂质和氮(N)形成n型MISFET的接地平面区域，并且通过离子注入碳(C)和氟(F)之一以及n型杂质形成p型MISFET的接地平面区域。
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公开(公告)号：CN107689244A
公开(公告)日：2018-02-13
申请号：CN201710660716.8
申请日：2017-08-04
申请人： 瑞萨电子株式会社
摘要： 本文提供的半导体器件能够降低在半导体衬底上形成的存储元件的状态变化的可能性，所述半导体衬底和所述存储元件之间插入有绝缘层。所述半导体器件包括非易失性存储元件和偏压电路。所述非易失性存储元件中的每一个包括漏区和源区，栅电极以及电荷储存层，所述漏区和源区布置成将形成有沟道的半导体区域夹在中间，所述电荷储存层布置在所述栅电极和所述半导体区域之间。所述非易失性存储元件布置在半导体衬底上，且所述非易失性存储元件和所述衬底之间插入有绝缘层。当电子储存在电荷储存层中时，所述偏压电路使所述栅电极和所述漏区与所述源区中的至少一个之间的电势差减小，从而使储存在非易失性存储元件的沟道中的空穴减少。
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公开(公告)号：CN105742285A
公开(公告)日：2016-07-06
申请号：CN201510994289.8
申请日：2015-12-25
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/112 , H01L21/8247
摘要： 本发明提供一种半导体装置及其制造方法，使半导体装置的性能提高。半导体装置具有SOI基板(1)和在SOI基板(1)形成的反熔丝元件(AF)。SOI基板(1)具有在支撑基板(2)的主面侧形成的p型阱区域(PW1)和在p型阱区域(PW1)上隔着BOX层(3)形成的SOI层(4)。反熔丝元件(AF)具有在SOI层(4)上隔着栅极绝缘膜(GI11)形成的栅电极(GE11)。由反熔丝元件(AF)形成存储元件，在存储元件的写入动作时，向栅电极(GE11)施加第1电位，并且向p型阱区域(PW1)施加与第1电位相同极性的第2电位。
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公开(公告)号：CN105742285B
公开(公告)日：2020-10-27
申请号：CN201510994289.8
申请日：2015-12-25
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/112
摘要： 本发明提供一种半导体装置及其制造方法，使半导体装置的性能提高。半导体装置具有SOI基板(1)和在SOI基板(1)形成的反熔丝元件(AF)。SOI基板(1)具有在支撑基板(2)的主面侧形成的p型阱区域(PW1)和在p型阱区域(PW1)上隔着BOX层(3)形成的SOI层(4)。反熔丝元件(AF)具有在SOI层(4)上隔着栅极绝缘膜(GI11)形成的栅电极(GE11)。由反熔丝元件(AF)形成存储元件，在存储元件的写入动作时，向栅电极(GE11)施加第1电位，并且向p型阱区域(PW1)施加与第1电位相同极性的第2电位。
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公开(公告)号：CN107170743A
公开(公告)日：2017-09-15
申请号：CN201710132353.0
申请日：2017-03-07
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/112 , H01L21/8246 , G11C16/10 , G11C16/26
CPC分类号： G11C17/18 , G11C17/16 , H01L21/266 , H01L21/283 , H01L21/76895 , H01L21/84 , H01L27/1203 , H01L29/36 , H01L27/11206 , G11C16/10 , G11C16/26
摘要： 为了提供一种能够改善信息的读出精度的配置有反熔丝存储单元的半导体设备。本发明提供一种半导体设备，其中，N沟道型的存储晶体管、选择核心晶体管和选择体晶体管分别以串联的方式电连接。存储晶体管和选择核心晶体管形成在SOI衬底的硅层中，并且，选择体晶体管形成在半导体衬底中。字线连接于存储晶体管的存储栅电极，并且，位线连接于选择体晶体管。在向位线施加与从字线施加到存储栅电极的电压极性相反的反电压的同时，执行写入操作。
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公开(公告)号：CN107170743B
公开(公告)日：2022-01-07
申请号：CN201710132353.0
申请日：2017-03-07
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/112 , H01L21/8246 , G11C16/10 , G11C16/26
摘要： 为了提供一种能够改善信息的读出精度的配置有反熔丝存储单元的半导体设备。本发明提供一种半导体设备，其中，N沟道型的存储晶体管、选择核心晶体管和选择体晶体管分别以串联的方式电连接。存储晶体管和选择核心晶体管形成在SOI衬底的硅层中，并且，选择体晶体管形成在半导体衬底中。字线连接于存储晶体管的存储栅电极，并且，位线连接于选择体晶体管。在向位线施加与从字线施加到存储栅电极的电压极性相反的反电压的同时，执行写入操作。
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公开(公告)号：CN103824815A
公开(公告)日：2014-05-28
申请号：CN201310576884.0
申请日：2013-11-18
申请人： 瑞萨电子株式会社
IPC分类号： H01L21/8247 , H01L21/28 , H01L27/115 , H01L29/423
CPC分类号： H01L29/788 , H01L21/28282 , H01L27/105 , H01L27/1104 , H01L27/11573 , H01L29/401 , H01L29/42344 , H01L29/792
摘要： 本发明提供一种制造半导体器件的方法及半导体器件。目的在于通过在相同衬底上形成非易失性存储器和MOSFET时防止栅极电极中晶粒尺寸增大来提供一种具有改进可靠性的半导体器件。可以通过分别从相同层的薄膜形成非易失性存储器的控制栅极电极与其它MOSFET的栅极电极，并且从两个多晶硅薄膜层的堆叠配置控制栅极电极和栅极电极中的每个来实现该目的。
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