公开(公告)号：CN102136447B

公开(公告)日：2015-03-25

申请号：CN201010570001.1

申请日：2010-11-30

申请人： 瑞萨电子株式会社

发明人： 舟山幸太 ,  茶木原启

IPC分类号： H01L21/762 ,  H01L21/027 ,  G03F7/20

CPC分类号： H01L21/76229 ,  G11C16/0425 ,  G11C16/0433 ,  H01L21/823425 ,  H01L21/823456 ,  H01L21/823468 ,  H01L27/11565 ,  H01L27/11573 ,  H01L29/792

摘要： 在本发明中，提供一种半导体集成电路器件制造方法。在半导体存储器等的存储器单元阵列等的曝光中，当通过曝光向负性抗蚀剂膜上转移用于蚀刻STI沟槽区域的成组单位开口(其中用于蚀刻各自具有矩形形状的STI沟槽区域的成组单位开口布置成行和列)时，适当地使用包括第一曝光步骤(该步骤使用具有在列方向上延伸的成组第一线状开口的第一光学掩模)和第二曝光步骤(该步骤使用具有在行方向上延伸的成组第二线状开口的第二光学掩模)的多曝光。

公开(公告)号：CN104218037A

公开(公告)日：2014-12-17

申请号：CN201410230782.8

申请日：2014-05-28

申请人： 瑞萨电子株式会社

发明人： 西田彰男 ,  舟山幸太

IPC分类号： H01L27/10 ,  H01L21/77

CPC分类号： H01L21/823814 ,  H01L21/823864 ,  H01L27/11573 ,  H01L27/1207 ,  H01L29/66833

摘要： 本发明公开了一种半导体器件及其制造方法，实现了对具有非易失性存储器(MONOS)的半导体器件的特性的改进。在具有支撑衬底、形成在支撑衬底之上的绝缘层、以及形成在绝缘层之上的硅层的SOI衬底中形成了MONOS。MONOS在半导体层上方具有控制栅极电极以及被形成为与控制栅极电极相邻的存储器栅极电极。MONOS也具有形成在控制栅极电极之下的支撑衬底中的第一杂质区域，以及形成在存储器栅极电极之下的支撑衬底中并且具有比第一杂质区域有效载流子浓度更低的有效载流子浓度的第二杂质区域。因此通过提供用于调整控制晶体管和存储器晶体管的相应阈值的第一和第二杂质区域，减小了各个晶体管的阈值的变化以减小GiDL。

公开(公告)号：CN104009037A

公开(公告)日：2014-08-27

申请号：CN201410067215.5

申请日：2014-02-26

申请人： 瑞萨电子株式会社

发明人： 井上真雄 ,  丸山祥辉 ,  西田彰男 ,  国宗依信 ,  舟山幸太

IPC分类号： H01L27/105 ,  H01L21/8239

CPC分类号： H01L29/4925 ,  H01L21/0245 ,  H01L21/02488 ,  H01L21/02502 ,  H01L21/02532 ,  H01L21/02667 ,  H01L21/28035 ,  H01L21/28176 ,  H01L21/28273 ,  H01L29/42324 ,  H01L29/4916 ,  H01L29/66825

摘要： 本发明涉及半导体器件及其制造方法。为了控制层叠多晶硅膜的晶粒生长，提供一种制造半导体器件的方法。该方法包括：在衬底上（10）形成第一多晶硅膜（21）；在第一多晶硅膜（21）的表面上形成层间氧化物层（22）；在第一多晶硅膜（21）上方形成与层间氧化物层（22）接触的第二多晶硅膜（23）；以及在形成第二多晶硅膜（23）之后，在包含氮的气体气氛下，在高于第一和第二多晶硅膜的膜形成温度的温度下执行退火。

公开(公告)号：CN103824815A

公开(公告)日：2014-05-28

申请号：CN201310576884.0

申请日：2013-11-18

申请人： 瑞萨电子株式会社

发明人： 卯尾崎宽 ,  武田康裕 ,  前川径一 ,  长谷川拓实 ,  舟山幸太 ,  丸山祥辉 ,  柴和利 ,  工藤修一

IPC分类号： H01L21/8247 ,  H01L21/28 ,  H01L27/115 ,  H01L29/423

CPC分类号： H01L29/788 ,  H01L21/28282 ,  H01L27/105 ,  H01L27/1104 ,  H01L27/11573 ,  H01L29/401 ,  H01L29/42344 ,  H01L29/792

摘要： 本发明提供一种制造半导体器件的方法及半导体器件。目的在于通过在相同衬底上形成非易失性存储器和MOSFET时防止栅极电极中晶粒尺寸增大来提供一种具有改进可靠性的半导体器件。可以通过分别从相同层的薄膜形成非易失性存储器的控制栅极电极与其它MOSFET的栅极电极，并且从两个多晶硅薄膜层的堆叠配置控制栅极电极和栅极电极中的每个来实现该目的。

公开(公告)号：CN104009037B

公开(公告)日：2019-01-22

申请号：CN201410067215.5

申请日：2014-02-26

申请人： 瑞萨电子株式会社

发明人： 井上真雄 ,  丸山祥辉 ,  西田彰男 ,  国宗依信 ,  舟山幸太

IPC分类号： H01L27/105 ,  H01L21/8239

摘要： 本发明涉及半导体器件及其制造方法。为了控制层叠多晶硅膜的晶粒生长，提供一种制造半导体器件的方法。该方法包括：在衬底上（10）形成第一多晶硅膜（21）；在第一多晶硅膜（21）的表面上形成层间氧化物层（22）；在第一多晶硅膜（21）上方形成与层间氧化物层（22）接触的第二多晶硅膜（23）；以及在形成第二多晶硅膜（23）之后，在包含氮的气体气氛下，在高于第一和第二多晶硅膜的膜形成温度的温度下执行退火。

公开(公告)号：CN102136447A

公开(公告)日：2011-07-27

申请号：CN201010570001.1

申请日：2010-11-30

申请人： 瑞萨电子株式会社

发明人： 舟山幸太 ,  茶木原启

IPC分类号： H01L21/762 ,  H01L21/027 ,  G03F7/20

CPC分类号： H01L21/76229 ,  G11C16/0425 ,  G11C16/0433 ,  H01L21/823425 ,  H01L21/823456 ,  H01L21/823468 ,  H01L27/11565 ,  H01L27/11573 ,  H01L29/792

摘要： 在本发明中，提供一种半导体集成电路器件制造方法。在半导体存储器等的存储器单元阵列等的曝光中，当通过曝光向负性抗蚀剂膜上转移用于蚀刻STI沟槽区域的成组单位开口(其中用于蚀刻各自具有矩形形状的STI沟槽区域的成组单位开口布置成行和列)时，适当地使用包括第一曝光步骤(该步骤使用具有在列方向上延伸的成组第一线状开口的第一光学掩模)和第二曝光步骤(该步骤使用具有在行方向上延伸的成组第二线状开口的第二光学掩模)的多曝光。