公开(公告)号：US08809936B2

公开(公告)日：2014-08-19

申请号：US11461428

申请日：2006-07-31

申请人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

发明人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

IPC分类号： H01L29/788

CPC分类号： H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/513

摘要： A memory cell system is provided including forming a first insulator layer over a semiconductor substrate, forming a charge trap layer over the first insulator layer, forming a second insulator layer over the charge trap layer, forming a top blocking intermediate layer over the second insulator layer, and forming a contact layer over the top blocking intermediate layer.

摘要翻译： 提供一种存储单元系统，包括在半导体衬底上形成第一绝缘体层，在第一绝缘体层上形成电荷陷阱层，在电荷陷阱层上形成第二绝缘体层，在第二绝缘体层上形成顶部阻挡中间层 并且在顶部阻挡中间层上形成接触层。

公开(公告)号：US08598646B2

公开(公告)日：2013-12-03

申请号：US13006339

申请日：2011-01-13

申请人： Chun Chen ,  Shenqing Fang

发明人： Chun Chen ,  Shenqing Fang

IPC分类号： H01L27/105

CPC分类号： H01L21/28282 ,  H01L21/76224 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/66833

摘要： An electronic device includes a substrate with a semiconducting surface having a plurality of fin-type projections coextending in a first direction through a memory cell region and select gate regions. The electronic device further includes a dielectric isolation material disposed in spaces between the projections. In the electronic device, the dielectric isolation material in the memory cell regions have a height less than a height of the projections in the memory cell regions, and the dielectric isolation material in the select gate regions have a height greater than or equal to than a height of the projections in the select gate regions. The electronic device further includes gate features disposed on the substrate within the memory cell region and the select gate regions over the projections and the dielectric isolation material, where the gate features coextend in a second direction transverse to the first direction.

摘要翻译： 一种电子器件包括具有半导体表面的衬底，具有通过存储单元区域和选择栅极区域沿第一方向共同延伸的多个鳍式突起。 电子设备还包括设置在突起之间的空间中的电介质隔离材料。 在电子设备中，存储单元区域中的介质隔离材料的高度小于存储单元区域中的突起的高度，并且选择栅极区域中的介电隔离材料的高度大于或等于 突起在选择栅极区域的高度。 电子设备还包括设置在存储单元区域内的衬底上的栅极特征以及突出部分和介电隔离材料上的选择栅极区域，其中栅极特征在横向于第一方向的第二方向上共同延伸。

公开(公告)号：US07998846B2

公开(公告)日：2011-08-16

申请号：US12209478

申请日：2008-09-12

申请人： Eunha Kim ,  Jeremy Wahl ,  Shenqing Fang ,  YouSeok Suh ,  Kuo-Tung Chang ,  Yi Ma ,  Rinji Sugino ,  Jean Yang

发明人： Eunha Kim ,  Jeremy Wahl ,  Shenqing Fang ,  YouSeok Suh ,  Kuo-Tung Chang ,  Yi Ma ,  Rinji Sugino ,  Jean Yang

IPC分类号： H01L21/263

CPC分类号： H01L21/02675 ,  H01L21/02592 ,  H01L21/02691

摘要： A semiconductor fabrication system and method are presented. A three dimensional multilayer integrated circuit fabrication method can include forming a first device layer and forming a second device layer on top of the first device layer with minimal detrimental heat transfer to the first layer by utilizing a controlled laser layer formation annealing process. A controlled laser crystallization process can be utilized and the controlled laser can include creating an amorphous layer; defining a crystallization area in the amorphous layer, where in the crystallization area is defined to promote single crystal growth (i.e. prevent multi-crystalline growth); and applying laser to the crystallization area, wherein the laser is applied in a manner that prevents undesired heat transfer to another layer.

摘要翻译： 提出了半导体制造系统和方法。 三维多层集成电路制造方法可以包括通过利用受控激光层形成退火工艺形成第一器件层并在第一器件层顶部形成第二器件层，并以最小的有害热传递到第一层。 可以利用受控激光结晶过程，并且受控激光器可以包括产生非晶层; 限定非晶层中的结晶区域，其中结晶区域被限定为促进单晶生长（即防止多晶生长）; 以及将激光施加到结晶区域，其中以防止不希望的热传递到另一层的方式施加激光。

公开(公告)号：US07951704B2

公开(公告)日：2011-05-31

申请号：US12512960

申请日：2009-07-30

申请人： Shenqing Fang ,  Wenmei Li

发明人： Shenqing Fang ,  Wenmei Li

IPC分类号： H01L23/522 ,  H01L21/768

CPC分类号： H01L23/522 ,  H01L21/76816 ,  H01L23/485 ,  H01L27/1052 ,  H01L27/11529 ,  H01L27/11531 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit memory device, in one embodiment, includes a substrate and first and second inter-level dielectric layers successively disposed on the substrate. One or more contacts in the peripheral extend through the first inter-level dielectric layer to respective components. One or more vias and a plurality of dummy vias extend through the second inter-level dielectric layer in the peripheral area. Each of the one or more peripheral vias extend to a respective peripheral contact. The peripheral dummy vias are located proximate the peripheral vias.

摘要翻译： 在一个实施例中，集成电路存储器件包括衬底和连续地设置在衬底上的第一和第二级间介电层。 外围设备中的一个或多个触点延伸穿过第一层间电介质层到相应的部件。 一个或多个通孔和多个虚拟通孔延伸穿过周边区域中的第二层间电介质层。 一个或多个外围通孔中的每一个延伸到相应的外围触点。 外围的虚拟通孔位于外围通孔附近。

公开(公告)号：US20110095370A1

公开(公告)日：2011-04-28

申请号：US12961379

申请日：2010-12-06

申请人： Shenqing FANG ,  Jihwan CHOI ,  Connie WANG ,  Eunha KIM

发明人： Shenqing FANG ,  Jihwan CHOI ,  Connie WANG ,  Eunha KIM

IPC分类号： H01L29/78

CPC分类号： H01L27/11573 ,  G11C5/063 ,  H01L21/823468 ,  H01L27/1052 ,  H01L27/11526 ,  H01L27/11531 ,  H01L29/665 ,  H01L29/66507

摘要： Methods and structures for reducing resistance in wordlines of an integrated circuit memory device are disclosed. In one embodiment, the method includes forming multiple columns of polycrystalline silicon for respective number of wordlines, forming core transistor junctions and periphery transistor junctions associated with the wordlines, performing a salicidation process for the periphery transistor junction and performing a salicidation process for the columns of polycrystalline silicon to from the wordlines with low resistance.

摘要翻译： 公开了用于降低集成电路存储器件的字线中的电阻的方法和结构。 在一个实施例中，该方法包括在相应数量的字线上形成多列多晶硅，形成与字线相关联的核心晶体管结和外围晶体管结，对外围晶体管结执行盐化处理，并对 多晶硅从字线低电阻。

公开(公告)号：US07907448B2

公开(公告)日：2011-03-15

申请号：US12246981

申请日：2008-10-07

申请人： YouSeok Suh ,  Shenqing Fang ,  Kuo-Tung Chang

发明人： YouSeok Suh ,  Shenqing Fang ,  Kuo-Tung Chang

IPC分类号： G11C16/04

CPC分类号： H01L27/115 ,  G11C16/0483

摘要： A NAND flash memory cell string having scaled down select gates. The NAND flash memory cell string includes a first select gate that has a width of 140 nm or less and a plurality of wordlines that are coupled to the first select gate. Gates associated with the plurality of wordlines are formed of p+ polysilicon. A second select gate that has a width of 140 nm or less is coupled to the plurality of wordlines.

摘要翻译： 具有按比例缩小的选择门的NAND快闪存储器单元串。 NAND闪存单元串包括具有140nm或更小的宽度的第一选择栅极和耦合到第一选择栅极的多个字线。 与多个字线相关联的门由p +多晶硅形成。 具有140nm或更小的宽度的第二选择栅极耦合到多个字线。

公开(公告)号：US07906395B2

公开(公告)日：2011-03-15

申请号：US12891481

申请日：2010-09-27

申请人： Shenqing Fang ,  Kuo-Tung Chang ,  Tim Thurgate ,  YouSeok Suh ,  Allison Holbrook

发明人： Shenqing Fang ,  Kuo-Tung Chang ,  Tim Thurgate ,  YouSeok Suh ,  Allison Holbrook

IPC分类号： H01L21/336

CPC分类号： H01L27/11568 ,  H01L27/115

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal oxide is deposited over the charge trapping layer to form a thick oxide on top of the core source/drain region and a pinch off and a void at the top of the STI trench. An etch is performed on the pinch-off oxide and the thin oxide on the trapping layer on the STI oxide. The trapping layer is then partially etched between the core cells. A dip-off of the oxide on the trapping layer is performed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于缩放。 在本发明中，在电荷捕获层上沉积非保形氧化物，以在芯源极/漏极区域的顶部上形成厚的氧化物，并在STI沟槽的顶部形成空隙。 对STI氧化物上的捕获层上的夹断氧化物和薄氧化物进行蚀刻。 然后在核心单元之间部分地蚀刻捕获层。 进行捕获层上的氧化物的偏移。 并形成顶部氧化物。 顶部氧化物将剩余的陷阱层转化为氧化物，从而隔离陷阱层。

公开(公告)号：US20110057315A1

公开(公告)日：2011-03-10

申请号：US12943679

申请日：2010-11-10

申请人： Shenqing FANG ,  Wenmei LI

发明人： Shenqing FANG ,  Wenmei LI

IPC分类号： H01L23/48

CPC分类号： H01L23/522 ,  H01L21/76816 ,  H01L23/485 ,  H01L27/1052 ,  H01L27/11529 ,  H01L27/11531 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit memory device, in one embodiment, includes a substrate and first and second inter-level dielectric layers successively disposed on the substrate. One or more contacts in the peripheral extend through the first inter-level dielectric layer to respective components. One or more vias and a plurality of dummy vias extend through the second inter-level dielectric layer in the peripheral area. Each of the one or more peripheral vias extend to a respective peripheral contact. The peripheral dummy vias are located proximate the peripheral vias.

摘要翻译： 在一个实施例中，集成电路存储器件包括衬底和连续地设置在衬底上的第一和第二级间介电层。 外围设备中的一个或多个触点延伸穿过第一层间电介质层到相应的部件。 一个或多个通孔和多个虚拟通孔延伸穿过周边区域中的第二层间电介质层。 一个或多个外围通孔中的每一个延伸到相应的外围触点。 外围的虚拟通孔位于外围通孔附近。

公开(公告)号：US20110012191A1

公开(公告)日：2011-01-20

申请号：US12891481

申请日：2010-09-27

申请人： Shenqing FANG ,  Kuo-Tung CHANG ,  Tim THURGATE ,  YouSeok SUH ,  Allison HOLBROOK

发明人： Shenqing FANG ,  Kuo-Tung CHANG ,  Tim THURGATE ,  YouSeok SUH ,  Allison HOLBROOK

IPC分类号： H01L29/792 ,  H01L21/76

CPC分类号： H01L27/11568 ,  H01L27/115

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal oxide is deposited over the charge trapping layer to form a thick oxide on top of the core source/drain region and a pinch off and a void at the top of the STI trench. An etch is performed on the pinch-off oxide and the thin oxide on the trapping layer on the STI oxide. The trapping layer is then partially etched between the core cells. A dip-off of the oxide on the trapping layer is performed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于缩放。 在本发明中，在电荷捕获层上沉积非保形氧化物，以在芯源极/漏极区域的顶部上形成厚的氧化物，并在STI沟槽的顶部形成空隙。 对STI氧化物上的捕获层上的夹断氧化物和薄氧化物进行蚀刻。 然后在核心单元之间部分蚀刻捕获层。 进行捕获层上的氧化物的偏移。 并形成顶部氧化物。 顶部氧化物将剩余的陷阱层转化为氧化物，从而隔离陷阱层。

公开(公告)号：US07867899B2

公开(公告)日：2011-01-11

申请号：US12111886

申请日：2008-04-29

申请人： Shenqing Fang ,  Jihwan Choi ,  Connie Wang ,  Eunha Kim

发明人： Shenqing Fang ,  Jihwan Choi ,  Connie Wang ,  Eunha Kim

IPC分类号： H01L21/44 ,  H01L21/02

CPC分类号： H01L27/11573 ,  G11C5/063 ,  H01L21/823468 ,  H01L27/1052 ,  H01L27/11526 ,  H01L27/11531 ,  H01L29/665 ,  H01L29/66507

摘要： Methods and structures for reducing resistance in wordlines of an integrated circuit memory device are disclosed. In one embodiment, the method includes forming multiple columns of polycrystalline silicon for respective number of wordlines, forming core transistor junctions and periphery transistor junctions associated with the wordlines, performing a salicidation process for the periphery transistor junction and performing a salicidation process for the columns of polycrystalline silicon to from the wordlines with low resistance.

摘要翻译： 公开了用于降低集成电路存储器件的字线中的电阻的方法和结构。 在一个实施例中，该方法包括在相应数量的字线上形成多列多晶硅，形成与字线相关联的核心晶体管结和外围晶体管结，对外围晶体管结执行盐化处理，并对 多晶硅从字线低电阻。