公开(公告)号：CN109508173A

公开(公告)日：2019-03-22

申请号：CN201810923369.8

申请日：2018-08-14

Applicant: 英特尔公司

Inventor： M·朗哈默尔 ,  B·帕斯卡

IPC: G06F7/485

CPC classification number: G06F7/485 ,  G06F5/012 ,  G06F7/49915 ,  H03K19/17724 ,  H03K19/17744 ,  H03K19/1776 ,  G06F7/4876 ,  G06F7/49947

Abstract: 一种集成电路可以包括浮点加法器。所述加法器可以使用具有近路径和远路径的双路径加法器架构来实施。所述近路径可以包括前导零预测器(LZA)、用于将指数值与LZA计数进行比较的比较电路、以及用于处理次正规数的相关联电路。所述远路径可以包括用于计算所接收的指数值与最小指数值之间的差的减法电路、用于并行地将远较大尾数值和远较小尾数值移位的至少两个移位器、以及用于处理次正规数的相关联电路。所述加法器可以被动态配置为支持在输入和输出处处理FP16的第一模式、处理经修改的FP16’输入的第二模式、以及在输入和输出处处理FP16’的第三模式。

公开(公告)号：CN103593165B

公开(公告)日：2017-10-24

申请号：CN201310524726.0

申请日：2007-09-21

Applicant: 英特尔公司

Inventor： R.埃克索哈 ,  S.斯托里

IPC: G06F9/302 ,  G06F9/318

CPC classification number: G06F9/30014 ,  G06F7/49947 ,  G06F9/30025 ,  G06F9/30036 ,  G06F9/30167 ,  G06F9/30181 ,  G06F9/30185 ,  G06F17/10

Abstract: 本发明的名称为响应指令执行舍入运算。在一个实施例中，本发明包括一种方法，用于在处理器中接收舍入指令和立即值，确定立即值的舍入模式替换指示符是否有效，并且如果是这样的话，则在处理器的浮点单元中，响应该舍入指令并且根据在立即操作数中规定的舍入模式，以源操作数执行舍入运算。对其它的实施例进行了描述并要求其权益。

公开(公告)号：CN104346134A

公开(公告)日：2015-02-11

申请号：CN201410320394.9

申请日：2014-07-07

Applicant: ARM有限公司

Inventor： 内尔·伯吉斯 ,  大卫·雷蒙德·鲁茨

IPC: G06F9/302 ,  G06F9/38 ,  G06F7/57

CPC classification number: G06F7/49947 ,  G06F7/50 ,  G06F7/506

Abstract: 本发明涉及一种用于执行缩小和舍入算术运算的数据处理装置和方法。所述缩小和舍入算术运算响应于每个都包括至少一个W位数据元的两个操作数来生成包括至少一个X位结果数据元的结果值，其中每个X位结果数据元都表示被舍入到X位值的所述两个操作数的对应W位数据元的和或差(W＞X)。所述算术运算使用许多N位加法(N＜W)来实现，其中来自N位加法的第一级的进位值在N位加法的第二级处被相加以用于将舍入值加到所述第一级加法的结果。这种技术减少用于执行所述缩小和舍入算术运算所需要的时间量。

公开(公告)号：CN103119532A

公开(公告)日：2013-05-22

申请号：CN201180045896.X

申请日：2011-09-23

Applicant: 英特尔公司

Inventor： A·格雷德斯廷 ,  C·S·安德森 ,  Z·斯波伯 ,  S·卢巴诺维奇 ,  B·艾坦

IPC: G06F1/00 ,  G06F9/30 ,  G06F7/00

CPC classification number: G06F7/57 ,  G06F5/01 ,  G06F5/012 ,  G06F7/483 ,  G06F7/49947 ,  G06F7/49957 ,  G06F7/5443 ,  G06F9/30014 ,  G06F9/3893

Abstract: 描述了一种方法，该方法涉及用函数单元执行第一指令。该第一指令是乘加指令。该方法还包括用函数单元执行第二指令。该第二指令是圆整指令。

公开(公告)号：CN101432689A

公开(公告)日：2009-05-13

申请号：CN200780015639.5

申请日：2007-04-20

Applicant: 高通股份有限公司

Inventor： 肯尼思·艾伦·多克塞尔

IPC: G06F7/499 ,  G06F7/483

CPC classification number: G06F7/49942 ,  G06F7/483 ,  G06F7/49947 ,  G06F7/537 ,  G06F2207/382

Abstract: 一种包括在处理器中的精度受控的迭代算术逻辑单元(IALU)产生亚精度结果，即，具有小于全精度的位精度的结果。在一实施例中，所述精度受控的IALU包含算术逻辑电路和精度控制电路。所述算术逻辑电路经配置而以迭代方式处理第一位精度的运算数以获得一结果。所述精度控制电路经配置以在所述结果达到小于所述第一位精度的经编程第二位精度时终止所述迭代运算数处理。在一实施例中，所述精度控制电路响应于由所述控制电路接收到的指示符而致使所述算术逻辑电路终止所述迭代运算数处理。所述精度受控的IALU进一步包含经配置以舍入所述亚精度结果的舍入逻辑。

公开(公告)号：CN1961284A

公开(公告)日：2007-05-09

申请号：CN200580017331.5

申请日：2005-06-17

Applicant: 英特尔公司

Inventor： 阿奇·罗比森

IPC: G06F7/52

CPC classification number: G06F7/535 ,  G06F7/49947 ,  G06F2207/5356

Abstract: 一种被除数和除数的整数除法系统，包括：预计算模块，用于选择除数的倒数近似值和舍入误差补偿值；以及指令生成模块，用于生成至少一条指令，该指令用于使用倒数和舍入误差补偿值来计算被除数的商。倒数近似值具有与除数相同的预定二进制位数，并且预计算模块确定在选择倒数近似值和舍入误差补偿值时使用向上舍入和向下舍入中的那一个。

公开(公告)号：CN1818851A

公开(公告)日：2006-08-16

申请号：CN200610006691.1

申请日：2006-02-08

Applicant: 国际商业机器公司

Inventor： 布鲁斯·M.·费勒舍 ,  于尔根·黑斯 ,  迈克尔·克勒纳 ,  马丁·S.·施莫克勒 ,  埃里克·M.·施瓦茨 ,  宋道荣

IPC: G06F7/48

CPC classification number: G06F7/483 ,  G06F7/499 ,  G06F7/49936 ,  G06F7/49947 ,  G06F7/5443 ,  G06F2207/382

Abstract: 公开了用于执行浮点算术运算的系统和方法。所述系统包括用于接收操作数的输入寄存器。该系统还包括用于响应判断操作数是未规格化格式的情况，执行移位或屏蔽运算的机制。该系统还包括用于响应判断操作数是单精度、操作数需要基于前一运算的结果而增大以及前一运算没有执行增大的情况，对操作数执行单精度增大的指令。操作数是在前一运算中创建的。该系统进一步包括用于响应判断操作数是双精度、操作数需要基于前一运算的结果而增大以及前一运算没有执行增大的情况，对操作数执行双精度增大的指令。

公开(公告)号：CN108334304A

公开(公告)日：2018-07-27

申请号：CN201810026220.X

申请日：2018-01-11

Applicant: ARM ,  有限公司

Inventor： 贾维尔·迪亚兹·布鲁格拉

IPC: G06F7/487 ,  G06F7/499 ,  G06F7/535

CPC classification number: G06F7/4917 ,  G06F7/535 ,  G06F7/49947 ,  G06F7/4873

Abstract: 本公开涉及数字递归除法。提供了一种数据处理装置，该数据处理装置执行数字递归除法运算以确定作为将被除数除以除数的结果的商。缩放电路将被除数和除数缩放一个因子以产生经缩放的被除数和经缩放的除数。数字递归电路对经缩放的被除数和经缩放的除数执行数字递归除法运算的一次或多次迭代，其中，每次迭代产生商的一个数字和余数值。余数值被提供为到数字递归电路的用于后续迭代的输入。初始化电路执行该一次或多次迭代中的第一次迭代并在第一次迭代之后提供商的数字。初始化电路在缩放被除数时接收由缩放电路产生的中间值作为输入。

公开(公告)号：CN108139912A

公开(公告)日：2018-06-08

申请号：CN201680061906.1

申请日：2016-10-24

Applicant: 艾伦·A·约根森

Inventor： 艾伦·A·约根森

IPC: G06F9/30

CPC classification number: G06F9/3001 ,  G06F7/483 ,  G06F7/49947 ,  G06F9/30014 ,  G06F9/30101

Abstract: 一种用于在浮点运算期间计算和保留误差边界的装置和方法，将附加的边界字段插入标准浮点格式中，该边界字段在保留不足时用通知来记录计算的保留的有效位。用于取整和抵消误差的边界字段包括两部分：丢失位D字段和累积取整误差R字段。D字段表示浮点表示中不再有意义的位的数量。所表示的实际值的边界根据截断的浮点值(第一边界)和由丢失位的数量(第二边界)所确定的误差共同确定。真正的实际值绝对包含第一和第二边界。允许的有效位的丢失(可选可编程的)提供了有效位丢失的故障安全的实时通知。

公开(公告)号：CN101042583B

公开(公告)日：2011-03-02

申请号：CN200710087956.X

申请日：2007-02-08

Applicant: 阿尔特拉公司

Inventor： K·Y·M·李 ,  M·朗哈默 ,  林以雯 ,  T·M·恩格界

IPC: G06F7/57

CPC classification number: G06F7/49963 ,  G06F7/49921 ,  G06F7/49947 ,  G06F7/5443

Abstract: 一种用于可编程逻辑器件的专门处理块，包括用于执行乘法并对其求和的电路，以及对该结果进行舍入的电路。该舍入电路可以选择性地执行舍入到最接近和舍入到最接近偶数操作。另外，优选地，舍入发生的位位置是可选择的。优选地该专门处理块还包括饱和电路以防止溢出和下溢，并且优选地饱和发生的位位置也是可选择的。舍入和饱和位置的选择能力提供了对输出数据字宽度的控制。根据定时需要，舍入和饱和电路可以可选择地定位于不同的位置。类似地，使用并行计算舍入和非舍入结果的预测性模式以及在那些结果间选择的舍入逻辑，可以加速舍入。