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公开(公告)号：CN109643226A
公开(公告)日：2019-04-16
申请号：CN201780051029.4
申请日：2017-08-18
Applicant: 阿尔特拉公司
Inventor： M·朗哈默尔
IPC: G06F7/485
CPC classification number: G06F7/50 , G06F5/012 , G06F7/4912 , G06F2205/00 , G06F2207/3816 , G06F2207/48
Abstract: 集成电路可以包括支持可变精度的浮点加法器。浮点加法器可以接收要相加的第一和第二输入，其中，第一和第二输入每个都具有尾数和指数。取决于指数的差以及正在执行加法还是减法，可以使用双路径浮点加法器架构将尾数和指数值分成近路径和远路径。尾数值可以是左对齐的，而粘接位是右对齐的。最大尾数的硬件可用于支持较小尾数的计算，而不使用额外的算法结构，仅具有一些多路复用和解码逻辑。
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公开(公告)号：CN108351762A
公开(公告)日：2018-07-31
申请号：CN201680064832.7
申请日：2016-05-25
Applicant: ARM有限公司
Inventor： 内尔·伯吉斯 , 戴维·雷蒙德·卢茨 , 克里斯托弗·尼尔·海因兹
IPC: G06F7/50
CPC classification number: G06F5/012 , G06F7/483 , G06F7/49947 , G06F7/50 , G06F7/5095 , G06F2207/4924
Abstract: 提供了一种其中M位数据值使用多个N位部分来表示P位数值的冗余表示，其中M>P>N。锚值标识每个N位的位的有效数，并且在至少两个相邻N位部分的组内，该组的较低N位部分的两个或多个重叠位具有与该组的至少一个较高N位部分的两个或更多个最低有效位相同的有效数。多个运算电路单元可以并行地执行多个独立的N位运算，每个N位运算包括计算具有冗余表示的至少两个M位操作数值的相应N位部分的函数，以生成具有冗余表示的M位结果值的对应N位部分。这使得能够在执行N位运算所花费的时间内快速关联处理相对长M位值。
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公开(公告)号：CN106970776A
公开(公告)日：2017-07-21
申请号：CN201610829762.1
申请日：2016-09-18
Applicant: ARM 有限公司
Inventor： 大卫·雷蒙德·鲁茨
IPC: G06F7/57
Abstract: 提供用于浮点乘法运算的装置和方法。从两个运算对象有效数生成两个部分有效数。从运算对象的指数值和前导零计数确定无偏结果指数，以及预定的标准格式的预定的最小指数值所需的乘积有效数的移位量和移位方向。针对注入到部分乘积的加法运算中的第一舍入值和第二舍入值，将预定的舍入图案在与移位方向相反方向移位以移位量来生成第一舍入值，并且通过将第一舍入值左移一位给出第二舍入值。将第一、第二部分乘积和第一舍入值一起相加来给出第一乘积有效数，将第一、第二部分乘积和第二舍入值一起相加来给出第二乘积有效数。将这些乘积有效数在移位方向移位以移位量，并且从中选择一个来生成以预定的标准格式的格式化的有效数。
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公开(公告)号：CN102566964B
公开(公告)日：2016-04-27
申请号：CN201110294485.6
申请日：2011-09-26
Applicant: ARM有限公司
Inventor： 卓恩·尼斯塔德
CPC classification number: G06F17/10 , G06F5/012 , G06F7/483 , G06F7/5525 , G06F9/30036 , G06F2207/5521
Abstract: 一种矢量浮点变元缩减技术。提供了一种处理设备，其具有处理电路(6、8)和译码器电路(10)，译码器电路(10)响应于接收的变元缩减指令FREDUCE4、FDOT3R来生成用于控制处理电路(6、8)的控制信号(16)。变元缩减指令的动作是使输入矢量的每个分量经历对输入矢量分量的指数增加或减去指数偏移值C。指数偏移值C被选择以使得该指数偏移值C与输入矢量分量中的任何分量的最大指数值B的和介于第一预定值和第二预定值之间的范围内。执行该变元缩减指令的结果是结果矢量在经历点积运算时将会抵抗浮点下溢或上溢。
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公开(公告)号：CN103984519A
公开(公告)日：2014-08-13
申请号：CN201410044902.5
申请日：2014-02-07
Applicant: 罗伯特·博世有限公司
Inventor： A.乌尔
CPC classification number: G06F5/012 , G06F7/4876 , G06F7/523 , G06F7/5235 , G06F11/00 , G06F11/0706 , G06F11/0721 , G06F11/0751 , G06F11/0754
Abstract: 本发明涉及用于检验数字乘法器的方法和装置。公开了用于计算误差信号的方法，其中误差信号被确定为总对数和乘积对数的差值，乘积对数被确定为由第一乘法装置所确定的乘积的绝对值的对数，其特征在于，总对数被确定为第一指数和第二指数以及尾数对数的总和，尾数对数被确定为尾数乘积的绝对值的对数，尾数乘积被确定为第一近似的标准化的尾数和第二近似的标准化的尾数的乘积，第一近似的标准化的尾数被确定为第一因数的浮点表示相对于底的标准化的尾数的近似，第一指数是在第一因数的浮点表示中属于底的指数，以及第二近似的标准化的尾数被确定为第二因数的浮点表示相对于底的近似的标准化的尾数，第二指数是在第二因数的浮点表示中属于底的指数。
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Patent Agency Ranking
公开(公告)号：CN102566964A
公开(公告)日：2012-07-11
申请号：CN201110294485.6
申请日：2011-09-26
Applicant: ARM有限公司
Inventor： 卓恩·尼斯塔德
CPC classification number: G06F17/10 , G06F5/012 , G06F7/483 , G06F7/5525 , G06F9/30036 , G06F2207/5521
Abstract: 一种矢量浮点变元缩减技术。提供了一种处理设备，其具有处理电路(6、8)和译码器电路(10)，译码器电路(10)响应于接收的变元缩减指令FREDUCE4、FDOT3R来生成用于控制处理电路(6、8)的控制信号(16)。变元缩减指令的动作是使输入矢量的每个分量经历对输入矢量分量的指数增加或减去指数偏移值C。指数偏移值C被选择以使得该指数偏移值C与输入矢量分量中的任何分量的最大指数值B的和介于第一预定值和第二预定值之间的范围内。执行该变元缩减指令的结果是结果矢量在经历点积运算时将会抵抗浮点下溢或上溢。
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公开(公告)号：CN1975662A
公开(公告)日：2007-06-06
申请号：CN200610076482.4
申请日：2006-04-20
Applicant: 富士通株式会社
Inventor： 田尻邦彦
IPC: G06F9/302
CPC classification number: G06F5/012 , G06F7/483 , G06F7/49952 , G06F7/49957 , G06F7/5443 , G06F7/74 , G06F2207/382
Abstract: 一种算术运算单元，其生成代表在算术运算结果被归一化时算术运算结果是否已被移位的信息，该算术运算单元包括：算术逻辑单元，用于输出算术运算结果；具有多个移位器的归一化器，用于对算术运算结果进行归一化；移位量计算器，用于计算用于多个移位器的多个移位量；预测器，用于通过使用所述多个移位量生成中间信息，中间信息是在算术运算结果被归一化时算术运算结果是否要被移位的预测结果；以及生成器，用于通过使用中间信息生成信息。生成黏着位所需的周期时间被缩短以高效地生成黏着位，并且用于生成黏着位的硬件资源被减少。
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公开(公告)号：CN108153513A
公开(公告)日：2018-06-12
申请号：CN201711193652.1
申请日：2017-11-24
Inventor： 大卫·雷蒙德·鲁茨
IPC: G06F7/523
Abstract: 本公开涉及前导零预测。提供了一种数据处理装置。中间值生成电路从第一浮点数和第二浮点数生成中间值。中间值包括指示第一浮点数和第二浮点数的绝对值之间的差值中的前导0的数目的预测值的多个前导0。第一浮点数和第二浮点数的绝对值之间的差值中的前导0的数目与预测值至多相差一。计数电路对中间值中的前导0的数目进行计数，并且掩码生成电路使用中间值产生一个或多个掩码。掩码生成电路在计数电路对中间值中的前导0的数目进行计数的同时或之前产生一个或多个掩码。
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公开(公告)号：CN104423926B
公开(公告)日：2018-05-22
申请号：CN201410452196.8
申请日：2014-09-05
Applicant: 阿尔特拉公司
Inventor： T·柴可夫斯基
IPC: G06F7/485
CPC classification number: G06F7/485 , G06F5/012 , G06F7/49915 , G06F17/10 , G06F2207/483
Abstract: 本发明涉及浮点加法器电路。提供执行涉及至少三个浮点数的浮点加法或减法运算的集成电路。所述浮点数的预处理是通过动态扩展尾数位的数目、确定具有最大指数的浮点数，以及使其它浮点数的尾数右移来进行的。每个经扩展尾数具有进入所述浮点运算的所述尾数的位数的至少两倍数目的位数。准确的位扩展取决于待添加的浮点数的数目。具有小于所述最大指数的指数的所有浮点数的尾数右移。右移位的数目取决于所述最大指数与相应的浮点指数之间的差值。
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公开(公告)号：CN107077323A
公开(公告)日：2017-08-18
申请号：CN201580058293.1
申请日：2015-09-18
Applicant: ARM 有限公司
Inventor： 戴维·雷蒙德·卢茨 , 克里斯托弗·尼尔·海因兹 , 内尔·伯吉斯
CPC classification number: G06F7/483 , G06F5/012 , G06F7/38 , G06F7/48 , G06F7/4991 , G06F7/49915 , G06F7/49921 , G06F7/49942 , G06F7/506 , G06F7/507 , G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30025 , G06F9/30036 , G06F9/30112 , G06F9/3016 , G06F9/30185 , G06F9/30192 , G06F9/3885 , G06F11/3404 , G06F11/3476 , G06F11/348 , G06F11/3636 , G06F11/3644 , G06F11/3648 , G06F17/16 , G06F2201/865 , G06F2207/483 , H03M7/12 , H03M7/24
Abstract: 一种装置可以具有处理电路来执行一个或多个算术运算以基于至少一个操作数生成结果值。针对至少一个算术运算，该处理电路响应于指示结果值的目标有效性的可编程有效性数据而生成具有该目标有效性的结果值。例如，这允许程序员为算术运算设置有效性边界，以使得处理电路不必计算具有落在指定的边界外的有效性的位值，从而能够提升性能。
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