公开(公告)号：CN104516711A

公开(公告)日：2015-04-15

申请号：CN201410524724.6

申请日：2014-10-08

Applicant: 洛克威尔自动控制技术股份有限公司

Inventor： 克里斯托弗·K·拉特克

IPC: G06F7/523

CPC classification number: G06F17/10 ,  G06F7/49942 ,  G06F7/523 ,  G06F2207/3816

Abstract: 公开了将不同的定点二进制数相乘。本文中描述了用于将不同的转换数相乘的方法和系统。通过使用与要相乘的输入相关的信息，单个的乘法器模块可以被用于将许多不同的类型转换数相乘。这些系统和方法可以降低硬件成本和复杂度、减小电路的尺寸和/或降低逻辑的复杂度，并且具有许多其他益处。可以在工业环境中与工业控制器一起使用这些系统和方法。

公开(公告)号：CN101432689A

公开(公告)日：2009-05-13

申请号：CN200780015639.5

申请日：2007-04-20

Applicant: 高通股份有限公司

Inventor： 肯尼思·艾伦·多克塞尔

IPC: G06F7/499 ,  G06F7/483

CPC classification number: G06F7/49942 ,  G06F7/483 ,  G06F7/49947 ,  G06F7/537 ,  G06F2207/382

Abstract: 一种包括在处理器中的精度受控的迭代算术逻辑单元(IALU)产生亚精度结果，即，具有小于全精度的位精度的结果。在一实施例中，所述精度受控的IALU包含算术逻辑电路和精度控制电路。所述算术逻辑电路经配置而以迭代方式处理第一位精度的运算数以获得一结果。所述精度控制电路经配置以在所述结果达到小于所述第一位精度的经编程第二位精度时终止所述迭代运算数处理。在一实施例中，所述精度控制电路响应于由所述控制电路接收到的指示符而致使所述算术逻辑电路终止所述迭代运算数处理。所述精度受控的IALU进一步包含经配置以舍入所述亚精度结果的舍入逻辑。

公开(公告)号：CN101377733A

公开(公告)日：2009-03-04

申请号：CN200810169455.0

申请日：2008-10-22

Applicant: 威盛电子股份有限公司

Inventor： 汤姆·艾尔摩 ,  泰瑞·派克斯

IPC: G06F7/57 ,  G06F7/499

CPC classification number: G06F7/49942 ,  G06F9/30014 ,  G06F9/30065 ,  G06F9/32 ,  G06F9/3836 ,  G06F9/3867

Abstract: 本发明提供了一种最佳化微处理器执行x87浮点加法指令的装置及方法，其中该微处理器具有精度控制场、指令调度器及浮点单元。该浮点单元从该指令调度器接收浮点加法指令，从其加数中产生总和。该浮点单元判断是否有任何条件存在于该等加数上，该等条件关于该精度控制场的精度及该等加数对舍入运算的贡献。若无条件存在，该浮点单元依舍入运算判断做舍入运算判断。若任何条件存在，该浮点单元将该总和及由该等加数所导出的舍入信息予以储存，并通知该指令调度器重新调度该指令。于重新调度指令时，该浮点单元依该储存的舍入信息及该精度控制场做舍入运算判断，并依舍入运算判断选择性地舍入运算该总和。

公开(公告)号：CN101180622A

公开(公告)日：2008-05-14

申请号：CN200680018156.6

申请日：2006-05-01

Applicant: 松下电器产业株式会社

Inventor： 多田俊树

IPC: G06F17/14

CPC classification number: G06F7/49942 ,  G06F7/5443 ,  G06F17/16

Abstract: 本发明提供一种矩阵运算装置，具备：用对加权系数组(202a)进行2的k201次方倍后经过整数化的k201次方倍加权系数组(202b)，对输入进行加权的k201次方加权乘法电路(202)；对k201次方加权乘法电路(202)的乘法运算结果，用k202位移进行位移乘法运算处理的k202位移乘法电路(206)；对k202位移乘法电路(206)的乘法运算结果，进行修正处理值的加法运算处理的修正处理电路(207)；对修正处理电路(207)的运算结果进行四舍五入处理的四舍五入处理电路(204)；对四舍五入处理电路(204)的运算结果，用n位移(设n＝k201+k202)进行位移除法运算处理的n位移除法电路(205)，在能够减少运算量并削减电路规模的同时，能够谋求运算精度提高。

公开(公告)号：CN101147122A

公开(公告)日：2008-03-19

申请号：CN200580048052.5

申请日：2005-12-13

Applicant: 弗劳恩霍夫应用研究促进协会

Inventor： 马克·盖耶 ,  曼弗雷德·卢茨基 ,  马库斯·劳瓦瑟 ,  萨沙·迪施 ,  约翰内斯·希尔伯特 ,  斯特凡·盖尔斯贝格 ,  伯恩哈德·格里尔

IPC: G06F7/544

CPC classification number: G06F7/544 ,  G06F7/49936 ,  G06F7/49942 ,  G06F7/5443 ,  G10L19/02

Abstract: 在向对数范围的转换中，不必考虑线性依赖于值平方的结果的整个比特宽度。而是，可以对具有x个比特的值的结果进行缩放，以便基于所述结果的少于x比特的表示，足以获得对数表示。通过分别向缩放后的对数表示加上或从其减去由应用于缩放因子的对数函数获得的校正值，可以消除该缩放因子对得到的对数表示的影响，而不会有任何动态范围损失。因此，提供了一种用于创建线性依赖于值平方的结果表示的方法和设备，以使计算简单以及/或者可以具有较少的硬件开销。

公开(公告)号：CN102067108B

公开(公告)日：2016-03-09

申请号：CN200880104677.2

申请日：2008-08-28

Applicant: 高通股份有限公司

Inventor： 尤里娅·列兹尼克

IPC: G06F17/14 ,  G06F7/499

CPC classification number: G06F7/483 ,  G06F7/49942 ,  G06F7/533 ,  G06F17/147 ,  H04N19/42 ,  H04N19/60

Abstract: 整数值与无理值的乘积可通过符号对称算法来确定。过程可确定使例如平均不对称、平均误差、误差方差及误差量值等度量最小化的可能算法。给定整数变量x及近似于无理分数的有理并向量常数，可产生符号对称的一系列中间值。所述中间值可包括加法、减法及右移运算的序列，当共同求和时，求所述整数值与所述无理值的所述乘积的近似值。可移除例如0的加法或减法或0个位的移位等其它运算。

公开(公告)号：CN102982007A

公开(公告)日：2013-03-20

申请号：CN201210490885.9

申请日：2008-08-28

Applicant: 高通股份有限公司

Inventor： 尤里娅·列兹尼克

IPC: G06F17/14 ,  G06F7/533 ,  H04N7/26 ,  H04N7/30

CPC classification number: G06F7/483 ,  G06F7/49942 ,  G06F7/533 ,  G06F17/147 ,  H04N19/42 ,  H04N19/60

Abstract: 本申请涉及并向量分数与符号对称舍入误差的乘积的快速计算。整数值与无理值的乘积可通过符号对称算法来确定。过程可确定使例如平均不对称、平均误差、误差方差及误差量值等度量最小化的可能算法。给定整数变量x及近似于无理分数的有理并向量常数，可产生符号对称的一系列中间值。所述中间值可包括加法、减法及右移运算的序列，当共同求和时，求所述整数值与所述无理值的所述乘积的近似值。可移除例如0的加法或减法或0个位的移位等其它运算。

公开(公告)号：CN101042638B

公开(公告)日：2012-03-21

申请号：CN200610107805.1

申请日：2006-07-21

Applicant: 富士通株式会社

Inventor： 稻垣淳一 ,  小薮正夫 ,  石畑宏明

IPC: G06F7/50

CPC classification number: G06F7/485 ,  G06F7/49942 ,  G06F7/509

Abstract: 计算机系统在用于计算多个节点的浮点数据的和的系统中即使计算顺序不固定的情况下，执行求和处理。每一节点将浮点数据发送到归约装置，归约装置仅计算指数部分具有最大值的组与指数部分具有第二最大值的组的和；并将指数部分具有最大值的组的和与指数部分具有第二最大值的组的和相加。由此，即使在不考虑值的计算顺序的情况下也可保证计算结果的一致性。

公开(公告)号：CN1537722B

公开(公告)日：2010-05-26

申请号：CN200410045165.7

申请日：2004-03-04

Applicant: 索尼株式会社

Inventor： 江口武夫

IPC: G06F7/48 ,  B41J2/01

CPC classification number: G06F7/48 ,  G06F7/49942 ,  H03M7/3042

Abstract: 一种信号处理设备，其接收连续相关并顺序输入的数字信号，对每一个顺序输入的数字信号执行一个预定的运算，并输出运算的结果。该信号处理设备包括高位部分提取器，用于通过对输入的数字信号进行运算的结果进行舍入来提取需要的高位部分；差值计算器，用于计算进行运算所得到的结果与通过高位部分提取器所提取的高位部分之间的差值；以及反馈单元，用于将通过差值计算器所计算出的差值加入到下一个输入数字信号中。在该数字信号处理设备中，对信号进行处理而不会引起平滑度和频率特性的明显降低，即使通过该处理减小了输入的数字信号的位长度也是如此。

公开(公告)号：CN101390045A

公开(公告)日：2009-03-18

申请号：CN200780006490.4

申请日：2007-02-27

Applicant: 高通股份有限公司

Inventor： 肯尼思·艾伦·多克塞尔

IPC: G06F7/57 ,  G06F7/499

CPC classification number: G06F7/49942 ,  G06F1/3287 ,  G06F7/483 ,  G06F9/30014 ,  G06F9/30112 ,  G06F9/30185 ,  Y02D10/171

Abstract: 本发明揭示一种用于用具有给定精度的浮点处理器来执行浮点运算的方法和设备。为对一个或一个以上浮点数字进行所述浮点运算选择次精度。所述次精度的选择针对所述一个或一个以上浮点数字中的每一者产生一个或一个以上过剩位。可从所述浮点处理器中另外将用于存储或处理所述一个或一个以上过剩位的一个或一个以上组件移除功率，且用从所述一个或一个以上组件移除的功率来执行所述浮点运算。