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公开(公告)号：CN1841334B
公开(公告)日：2010-08-18
申请号：CN200510082285.9
申请日：2005-07-06
Applicant: 富士通株式会社
CPC classification number: G06F11/1016
Abstract: 一种用于在存储控制电路中进行地址错误检验的方法，存储控制电路将数据存储在由地址指定的存储区域中，其中，该方法用偶数比特对分配给地址的第一编码进行编码；用奇数比特对分配给写入存储单元数据的第二编码进行编码；基于第一和第二编码产生检验码，并将检验码存储在相应于被写到存储单元的数据的存储单元中；以及基于从存储单元读取的数据、相应于数据读取的检验码及读取地址进行错误检查，从而检测多比特地址错误。
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公开(公告)号：CN1841334A
公开(公告)日：2006-10-04
申请号：CN200510082285.9
申请日：2005-07-06
Applicant: 富士通株式会社
CPC classification number: G06F11/1016
Abstract: 一种用于在存储控制电路中进行地址错误检验的方法，存储控制电路将数据存储在由地址指定的存储区域中，其中，该方法用偶数比特对分配给地址的第一编码进行编码；用奇数比特对分配给写入存储单元数据的第二编码进行编码；基于第一和第二编码产生检验码，并将检验码存储在相应于被写到存储单元的数据的存储单元中；以及基于从存储单元读取的数据、相应于数据读取的检验码及读取地址进行错误检查，从而检测多比特地址错误。
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公开(公告)号：CN100472496C
公开(公告)日：2009-03-25
申请号：CN200510091984.X
申请日：2005-08-15
Applicant: 富士通株式会社
IPC: G06F13/38
Abstract: 本发明提供一种数据传输装置，其包括输入/输出接收缓冲器(15)、输入/输出发送缓冲器(14)、写数据缓冲器(13)、读数据缓冲器(12)、控制信息表(11a)、写数据存储处理部件(17)、写数据发送部件(34)、读数据缓冲器存储处理部件(33)、输入/输出发送缓冲器存储处理部件(18)以及控制部件(16)，其中该控制部件(16)根据控制信息表(11)执行用于控制由写数据发送部件(34)和读数据缓冲器存储处理部件(33)对存储器进行的存取的存取控制；从而，获得了对于存储器总线和输入/输出总线的协议都最优化的配置，并能够实现无序执行。
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公开(公告)号：CN101042638B
公开(公告)日：2012-03-21
申请号：CN200610107805.1
申请日：2006-07-21
Applicant: 富士通株式会社
IPC: G06F7/50
CPC classification number: G06F7/485 , G06F7/49942 , G06F7/509
Abstract: 计算机系统在用于计算多个节点的浮点数据的和的系统中即使计算顺序不固定的情况下，执行求和处理。每一节点将浮点数据发送到归约装置，归约装置仅计算指数部分具有最大值的组与指数部分具有第二最大值的组的和；并将指数部分具有最大值的组的和与指数部分具有第二最大值的组的和相加。由此，即使在不考虑值的计算顺序的情况下也可保证计算结果的一致性。
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Patent Agency Ranking
公开(公告)号：CN1834947A
公开(公告)日：2006-09-20
申请号：CN200510091984.X
申请日：2005-08-15
Applicant: 富士通株式会社
IPC: G06F13/38
Abstract: 本发明提供一种数据传输装置，其包括输入/输出接收缓冲器(15)、输入/输出发送缓冲器(14)、写数据缓冲器(13)、读数据缓冲器(12)、控制信息表(11a)、写数据存储处理部件(17)、写数据发送部件(34)、读数据缓冲器存储处理部件(33)、输入/输出发送缓冲器存储处理部件(18)以及控制部件(16)，其中该控制部件(16)根据控制信息表(11)执行用于控制由写数据发送部件(34)和读数据缓冲器存储处理部件(33)对存储器进行的存取的存取控制；从而，获得了对于存储器总线和输入/输出总线的协议都最优化的配置，并能够实现无序执行。
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公开(公告)号：CN100524284C
公开(公告)日：2009-08-05
申请号：CN200610107814.0
申请日：2006-07-21
Applicant: 富士通株式会社
IPC: G06F15/163 , G06F15/16 , H04L12/28 , H04L29/02
CPC classification number: G06F15/17381
Abstract: 提供一种并行计算机的归约处理方法和并行计算机。并行计算机对多个节点保存的数据进行归约运算。构成并行计算的每个节点将分割为n部分的数据传送到其它节点中，每个节点汇总各自的1/n数据并进行运算，然后多个节点将各自运算结果传送到汇总节点。由于所有的节点分别对分割后数据进行运算，所以可减少归约处理的时间。并且更多节点(网络适配器)可通过第一次和第二次数据传送参与到数据传送中，所以可实现高速传送处理，并且可缩短传送时间。
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公开(公告)号：CN101042638A
公开(公告)日：2007-09-26
申请号：CN200610107805.1
申请日：2006-07-21
Applicant: 富士通株式会社
IPC: G06F7/50
CPC classification number: G06F7/485 , G06F7/49942 , G06F7/509
Abstract: 计算机系统在用于计算多个节点的浮点数据的和的系统中即使计算顺序不固定的情况下，执行求和处理。每一节点将浮点数据发送到归约装置，归约装置仅计算指数部分具有最大值的组与指数部分具有第二最大值的组的和；并将指数部分具有最大值的组的和与指数部分具有第二最大值的组的和相加。由此，即使在不考虑值的计算顺序的情况下也可保证计算结果的一致性。
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公开(公告)号：CN101039202A
公开(公告)日：2007-09-19
申请号：CN200610107521.2
申请日：2006-07-20
Applicant: 富士通株式会社
CPC classification number: G06F15/17375
Abstract: 本发明提供一种网络系统的广播处理方法及网络系统。一种从一节点将数据广播到多个其它节点的网络系统，其可减少用于广播的时间。传送源节点分割待广播的传送数据，并从传送源节点的网络适配器将每个分割后数据单独传送到其它节点的网络适配器，并且其它节点将接收到的数据传送到除了传送源节点之外的其它节点的网络适配器。由于在第二数据传送中更多的节点(网络适配器)参与到数据传送中，因此能够实现高速的传送处理，并且可减少在广播期间的传送处理时间。
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公开(公告)号：CN101038579A
公开(公告)日：2007-09-19
申请号：CN200610107814.0
申请日：2006-07-21
Applicant: 富士通株式会社
IPC: G06F15/163 , G06F15/16 , H04L12/28 , H04L29/02
CPC classification number: G06F15/17381
Abstract: 提供一种并行计算机的归约处理方法和并行计算机。并行计算机对多个节点保存的数据进行归约运算。构成并行计算的每个节点将分割为n部分的数据传送到其它节点中，每个节点汇总各自的1/n数据并进行运算，然后多个节点将各自运算结果传送到汇总节点。由于所有的节点分别对分割后数据进行运算，所以可减少归约处理的时间。并且更多节点(网络适配器)可通过第一次和第二次数据传送参与到数据传送中，所以可实现高速传送处理，并且可缩短传送时间。
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