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公开(公告)号：CN118605946A
公开(公告)日：2024-09-06
申请号：CN202410736985.8
申请日：2021-12-08
Applicant: 英特尔公司
Abstract: 本申请公开了用于8位浮点矩阵点积指令的装置、方法和系统。描述了涉及8位浮点矩阵点积指令的系统、方法和装置。处理器实施例包括：取出电路，用于取出指令，该指令具有用于指定操作码和具有单精度元素的目的地矩阵的位置、第一源矩阵的位置和第二源矩阵的位置的字段，源矩阵具有各自包括8位浮点值的四元组的元素，该操作码用于指示执行电路用于引起：对于第一源矩阵的每个元素和第二源矩阵的对应元素，将8位浮点值转换为单精度值，将不同对的经转换的单精度值相乘以生成多个结果，并且将结果与目的地矩阵的对应元素的先前内容累加；解码电路，用于对所取出的指令解码；以及执行电路，用于如操作码所指定地对经解码的指令作出响应。
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公开(公告)号：CN108431771B
公开(公告)日：2023-12-19
申请号：CN201680075267.4
申请日：2016-11-23
Applicant: 英特尔公司
Inventor： C·S·安德森 , M·A·科尔内亚-哈瑟甘 , E·乌尔德-阿迈德-瓦尔 , R·凡伦天 , J·考博尔 , N·阿斯塔菲耶夫 , M·J·查尼 , M·B·吉尔卡尔 , A·格雷德斯廷 , S·卢巴诺维奇 , Z·斯波伯
Abstract: 一种示例处理器包括寄存器和融合乘加(FMA)低功能单元。所述寄存器存储第一、第二和第三浮点(FP)值。所述FMA低功能单元接收用于执行FMA低运算的请求：将所述第一FP值与所述第二FP值相乘以便获得第一乘积值；将所述第一乘积与所述第三FP值相加以便生成第一结果值；舍入所述第一结果以便生成第一FMA值；将所述第一FP值与所述第二FP值相乘以便获得第二乘积值；将所述第二乘积值与所述第三FP值相加以便生成第二结果值；并且从所述第二结果值中减去所述FMA值以便获得第三结果值，所述第三结果值然后能够被归一化并舍入(FMA低结果)并且
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公开(公告)号：CN115729617A
公开(公告)日：2023-03-03
申请号：CN202210906473.2
申请日：2022-07-29
Applicant: 英特尔公司
Abstract: 本申请公开了BFLOAT16融合乘法指令。描述了用于响应于指令而执行BF16FMA的技术。在一些示例中，指令包括用于以下各项的字段：操作码、紧缩数据源/目的地操作对象(第一源)的位置的标识、第二紧缩数据源操作对象的位置的标识、第三紧缩数据源操作对象的位置的标识、以及紧缩数据源/目的地操作对象的位置的标识，其中，操作码用于指示出操作对象排序并且指示出执行电路要进行：针对每一数据元素位置使用第一、第二和第三源操作对象执行BF16值融合乘法‑累加操作，以及将结果存储在源/目的地操作对象的对应数据元素位置中。
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公开(公告)号：CN108647044B
公开(公告)日：2022-09-13
申请号：CN201810437268.X
申请日：2011-12-28
Applicant: 英特尔公司
IPC: G06F9/30
Abstract: 一方面的一种方法包括接收浮点缩放指令。浮点缩放指令指示包括一个或多个浮点数据元素的第一源、包括一个或多个相应浮点数据元素的第二源、以及目的地。响应于浮点缩放指令，将结果存储在目的地中。结果包括一个或多个相应结果浮点数据元素，每个结果浮点数据元素都包括第二源的相应浮点数据元素乘以第一源的一个或多个浮点数据元素的基数的代表第一源的相应浮点数据元素的整数次幂。公开了其它方法、装置、系统和指令。
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公开(公告)号：CN112711443A
公开(公告)日：2021-04-27
申请号：CN202110203969.9
申请日：2019-10-09
Applicant: 英特尔公司
Abstract: 所公开实施例涉及用于执行16位浮点向量点积指令的系统和方法。在一个示例中，处理器包括：取出电路，用于取出指令，该指令具有用于指定操作码以及第一源向量、第二源向量和目的地向量的位置的字段，该操作码用于指示执行电路用于将所指定的第一源和第二源的N对16位浮点格式化元素相乘，并且将所得的乘积与所指定的目的地的对应的单精度元素的先前内容累加；解码电路，用于对所取出的指令解码；以及执行电路，用于如该操作码所指定地对经解码的指令作出响应。
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Patent Agency Ranking
公开(公告)号：CN111752618A
公开(公告)日：2020-10-09
申请号：CN202010127345.9
申请日：2020-02-28
Applicant: 英特尔公司
Abstract: 本申请公开了浮点加法器的交错流水线。所公开实施例涉及浮点(FP)加法器的交错流水线。在一个示例中，处理器用于执行指令，该指令指定操作码并指定M乘K的第一源矩阵、K乘N的第二源矩阵、和M乘N的目的地矩阵的位置，该操作码指示执行电路用于针对目的地矩阵的每个FP元素(M,N)启动流水线的K个实例，该流水线的K个实例具有：第一乘法级，在第一乘法级期间将第一源矩阵的FP元素(M,K)与第二源矩阵的对应FP元素(K,N)相乘；并发地，在指数差级中，确定乘积与目的地矩阵的元素(M,N)的前一FP值之间的指数差；以及在第二加法-旁路级中，将乘积与前一FP值累加并且并发地将累加和旁路到后续流水线实例。
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公开(公告)号：CN111752605A
公开(公告)日：2020-10-09
申请号：CN202010101911.9
申请日：2020-02-19
Applicant: 英特尔公司
Abstract: 本申请公开了使用浮点乘法-累加结果的模糊-J位位置。所公开实施例涉及执行浮点(FP)算术。在一个示例中，处理器用于对指令解码，该指令指定第一浮点(FP)操作数、第二FP操作数和第三FP操作数的位置以及操作码，该操作码要求将第一FP操作数和第二FP操作数的FP乘积与第三FP操作数的先前内容累加，并且执行电路用于：在第一周期中，生成具有模糊-J位格式的FP乘积，该模糊-J位格式包括符号位、9位的指数、以及25位的尾数，该25位的尾数具有用于J位的两个可能位置；以及在第二周期中，将FP乘积与第三FP操作数累加，同时并发地基于FP乘积与第三FP操作数的J位位置来确定对累加的结果的指数调节和尾数移位控制，其中并发地执行指数调节提高在一个周期中执行累加的能力。
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公开(公告)号：CN109992304A
公开(公告)日：2019-07-09
申请号：CN201811452229.3
申请日：2018-11-30
Applicant: 英特尔公司
Inventor： R·萨德 , S·卢巴诺维奇 , A·格雷德斯廷 , Z·斯波比尔 , A·海内克 , R·凡伦天 , M·J·查尼 , B·托尔 , J·科巴尔 , E·乌尔德-阿迈德-瓦尔 , M·阿德尔曼
Abstract: 本文详述的实施例涉及用于加载片寄存器对的系统和方法。在一个示例中，一种处理器包括：解码电路，用于对加载矩阵对指令解码，该加载指令对指令具有用于操作码、源标识符和目的地标识符的字段，该源标识符和目的地标识符用于分别标识源矩阵和目的地矩阵，每个矩阵都具有等于真的PAIR参数；以及执行电路，用于执行经解码的加载矩阵对指令，以分别从所标识的源矩阵的左片和右片的对应元素位置加载所标识的目的地矩阵的左片和右片的每个元素，其中执行从第一行开始一次对所标识的目的地矩阵的一行进行操作。
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公开(公告)号：CN108363668A
公开(公告)日：2018-08-03
申请号：CN201810078873.2
申请日：2018-01-26
Applicant: 英特尔公司
IPC: G06F12/1027
CPC classification number: G06F12/1036 , G06F12/1027 , G06F2212/1016 , G06F2212/657 , G06F2212/683 , G06F2212/684
Abstract: 本申请公开了线性存储器地址变换和管理。一种处理设备，包括线性地址变换电路，用于确定存储在线性地址的一部分中的元数据值落在预定义元数据范围内。元数据值与多个元数据位对应。线性地址变换电路用于将多个元数据位中的每一个替换为常数值。
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公开(公告)号：CN104137053B
公开(公告)日：2018-06-26
申请号：CN201180076420.2
申请日：2011-12-23
Applicant: 英特尔公司
CPC classification number: G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30036 , G06F9/30145 , G06F9/30167 , G06F9/30185 , G06F17/142
Abstract: 描述了用于响应于单个向量打包蝴蝶横向交叉加法或减法指令在计算机处理器中执行打包数据元素的向量打包蝴蝶横向交叉加法或减法的系统、装置和方法的实施例，该指令包括目的地向量寄存器操作数、源向量寄存器操作数、立即数以及操作码。
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