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公开(公告)号：CN118605946A
公开(公告)日：2024-09-06
申请号：CN202410736985.8
申请日：2021-12-08
申请人： 英特尔公司
摘要： 本申请公开了用于8位浮点矩阵点积指令的装置、方法和系统。描述了涉及8位浮点矩阵点积指令的系统、方法和装置。处理器实施例包括：取出电路，用于取出指令，该指令具有用于指定操作码和具有单精度元素的目的地矩阵的位置、第一源矩阵的位置和第二源矩阵的位置的字段，源矩阵具有各自包括8位浮点值的四元组的元素，该操作码用于指示执行电路用于引起：对于第一源矩阵的每个元素和第二源矩阵的对应元素，将8位浮点值转换为单精度值，将不同对的经转换的单精度值相乘以生成多个结果，并且将结果与目的地矩阵的对应元素的先前内容累加；解码电路，用于对所取出的指令解码；以及执行电路，用于如操作码所指定地对经解码的指令作出响应。
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公开(公告)号：CN117724766A
公开(公告)日：2024-03-19
申请号：CN202311748853.9
申请日：2019-08-27
申请人： 英特尔公司
IPC分类号： G06F9/38
摘要： 本申请公开了用于执行将矩阵变换为行交错格式的指令的系统和方法。所公开实施例涉及用于执行用于将矩阵变换为行交错格式的指令的系统和方法。在一个示例中，处理器包括：取出和解码电路，用于取出并解码指令，该指令具有用于指定操作码以及源和目的地矩阵的位置的字段，其中操作码指示处理器用于将所指定的源矩阵变换为具有行交错格式的所指定的目的地矩阵；以及执行电路，用于通过经由以下操作将所指定的源矩阵变换为所指定的RowInt格式化的目的地矩阵来对经解码的指令作出响应：以行为主或列为主的顺序使所指定的源矩阵的每个J元素子列的J个元素交错为所指定的目的地矩阵的K宽度子矩阵，K宽度子矩阵具有K列和足够的行以保存J个元素。
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公开(公告)号：CN108431771B
公开(公告)日：2023-12-19
申请号：CN201680075267.4
申请日：2016-11-23
申请人： 英特尔公司
发明人： C·S·安德森 , M·A·科尔内亚-哈瑟甘 , E·乌尔德-阿迈德-瓦尔 , R·凡伦天 , J·考博尔 , N·阿斯塔菲耶夫 , M·J·查尼 , M·B·吉尔卡尔 , A·格雷德斯廷 , S·卢巴诺维奇 , Z·斯波伯
摘要： 一种示例处理器包括寄存器和融合乘加(FMA)低功能单元。所述寄存器存储第一、第二和第三浮点(FP)值。所述FMA低功能单元接收用于执行FMA低运算的请求：将所述第一FP值与所述第二FP值相乘以便获得第一乘积值；将所述第一乘积与所述第三FP值相加以便生成第一结果值；舍入所述第一结果以便生成第一FMA值；将所述第一FP值与所述第二FP值相乘以便获得第二乘积值；将所述第二乘积值与所述第三FP值相加以便生成第二结果值；并且从所述第二结果值中减去所述FMA值以便获得第三结果值，所述第三结果值然后能够被归一化并舍入(FMA低结果)并且
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公开(公告)号：CN113849770A
公开(公告)日：2021-12-28
申请号：CN202011545444.5
申请日：2020-12-24
申请人： 英特尔公司
摘要： 公开了用于按行收集和分散矩阵数据的实施例。在实施例中，处理器包括储存器矩阵、解码器和执行电路。所述解码器要对具有格式的指令进行解码，所述格式包括用于指定操作码的操作码字段和用于指定不规则间隔存储器位置集合的第一操作数字段。所述执行电路要响应于经解码的指令，计算与所述不规则间隔存储器位置集合相对应的地址集合，并在所述储存器与所述不规则间隔存储器位置集合之间转移数据行集合。
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公开(公告)号：CN112711443A
公开(公告)日：2021-04-27
申请号：CN202110203969.9
申请日：2019-10-09
申请人： 英特尔公司
摘要： 所公开实施例涉及用于执行16位浮点向量点积指令的系统和方法。在一个示例中，处理器包括：取出电路，用于取出指令，该指令具有用于指定操作码以及第一源向量、第二源向量和目的地向量的位置的字段，该操作码用于指示执行电路用于将所指定的第一源和第二源的N对16位浮点格式化元素相乘，并且将所得的乘积与所指定的目的地的对应的单精度元素的先前内容累加；解码电路，用于对所取出的指令解码；以及执行电路，用于如该操作码所指定地对经解码的指令作出响应。
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公开(公告)号：CN107003852B
公开(公告)日：2021-03-26
申请号：CN201580064635.0
申请日：2015-11-25
申请人： 英特尔公司
摘要： 用于执行向量位混洗的装置和方法。例如，处理器的一个实施例包括：第一向量寄存器，用于存储多个源数据元素；第二向量寄存器，用于存储多个控制元素，控制元素中的每一个包括多个位字段，每个位字段用于与目的地掩码寄存器中的对应位位置相关联、并且用于标识来自源数据元素中的每一个的会被复制到特定位位置中的每一个的位；以及向量位混洗逻辑，用于从第二向量寄存器读取每个位字段以标识来自源数据元素中的每一个的位，并且响应地将来自源数据元素中的每一个的位复制到目的地掩码寄存器中的对应位位置中的每一个。
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公开(公告)号：CN109992304A
公开(公告)日：2019-07-09
申请号：CN201811452229.3
申请日：2018-11-30
申请人： 英特尔公司
发明人： R·萨德 , S·卢巴诺维奇 , A·格雷德斯廷 , Z·斯波比尔 , A·海内克 , R·凡伦天 , M·J·查尼 , B·托尔 , J·科巴尔 , E·乌尔德-阿迈德-瓦尔 , M·阿德尔曼
摘要： 本文详述的实施例涉及用于加载片寄存器对的系统和方法。在一个示例中，一种处理器包括：解码电路，用于对加载矩阵对指令解码，该加载指令对指令具有用于操作码、源标识符和目的地标识符的字段，该源标识符和目的地标识符用于分别标识源矩阵和目的地矩阵，每个矩阵都具有等于真的PAIR参数；以及执行电路，用于执行经解码的加载矩阵对指令，以分别从所标识的源矩阵的左片和右片的对应元素位置加载所标识的目的地矩阵的左片和右片的每个元素，其中执行从第一行开始一次对所标识的目的地矩阵的一行进行操作。
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公开(公告)号：CN104115114B
公开(公告)日：2018-06-12
申请号：CN201180076304.0
申请日：2011-12-23
申请人： 英特尔公司
发明人： E·乌尔德-阿迈德-瓦尔 , R·凡伦天 , J·考博尔圣阿德里安 , B·L·托尔 , M·J·查尼 , Z·斯波伯 , A·格雷德斯廷
CPC分类号： G06F9/30149 , G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/3013 , G06F9/30145
摘要： 描述了一种装置，该装置包含指令执行逻辑电路，该指令执行逻辑电路用于执行第一、第二、第三和第四指令。第一指令和第二指令二者从相应的第一和第二输入向量的多个第一不重叠部分中的一个部分中选择第一组输入向量元素。第一组具有第一位宽。多个第一不重叠部分中的每个部分具有与第一组相同的位宽。第三指令和第四指令两者从相应的第三和第四输入向量的多个第二不重叠部分中的一个部分中选择第二组输入向量元素。第二组具有比所述第一位宽大的第二位宽。多个第二不重叠部分中的每个部分具有与第二组相同的位宽。该装置包括掩码层电路，该掩码层电路用于在第一粒度下对第一和第三指令的第一和第二组进行掩码操作，其中利用该操作产生的相应结果是第一和第三指令的相应结果。该掩码层电路还用于在第二粒度下对第二和第四指令的第一和第二组进行掩码操作，其中利用该操作产生的相应结果是第二和第四指令的相应结果。
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公开(公告)号：CN104025039B
公开(公告)日：2018-05-08
申请号：CN201180075847.0
申请日：2011-12-22
申请人： 英特尔公司
发明人： B·L·托尔 , R·凡伦天 , J·考博尔圣阿德里安 , E·乌尔德-阿迈德-瓦尔 , M·J·查尼
CPC分类号： G06F9/3017 , G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/3013 , G06F13/14
摘要： 一方面的方法包括接收打包数据操作掩码串接指令。打包数据操作掩码串接指令指示具有第一打包数据操作掩码的第一源，指示具有第二打包数据操作掩码的第二源，并指示目的地。响应于所述打包数据操作掩码串接指令，将结果存储在目的地中。所述结果包括：和第二打包数据操作掩码相串接的第一打包数据操作掩码。公开了其它方法、装置、系统和指令。
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公开(公告)号：CN107924308A
公开(公告)日：2018-04-17
申请号：CN201680049798.6
申请日：2016-08-24
申请人： 英特尔公司
发明人： A·K·米什拉 , E·T·格罗科斯基 , J·D·皮尔斯 , D·T·马尔 , E·科恩 , E·乌尔德-阿迈德-瓦尔 , J·考博尔圣阿德里安 , R·凡伦天 , M·J·查尼 , C·J·休斯 , M·B·吉尔卡尔
IPC分类号： G06F9/30
CPC分类号： G06F9/30021 , G06F9/3001 , G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30101 , G06F9/3013 , G06F9/3016 , G06F9/30192
摘要： 处理器包括解码单元，该解码单元用于对指令解码，该指令用于指示将包括至少四个数据元素的第一源紧缩数据操作数，用于指示将包括至少四个数据元素的第二源紧缩数据操作数，并且用于指示一个或多个目的地存储位置。执行单元响应于该指令，用于将至少一个结果掩码操作数存储在(多个)目的地存储位置中。该至少一个结果掩码操作数将包括用于第一和第二源紧缩数据操作数中的一个中的、处于相同的相对位置中的每个对应数据元素的不同的掩码元素。每个掩码元素都用于指示源紧缩数据操作数中的所述一个中的对应数据元素是否等于源紧缩数据操作数中的另一个中的数据元素中的任何数据元素。
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