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公开(公告)号:CN107407702A
公开(公告)日:2017-11-28
申请号:CN201680009895.2
申请日:2016-02-05
申请人: 高通股份有限公司
IPC分类号: G01R19/165 , G01R31/28 , G01R31/3185 , H01L21/66 , H01L23/48 , H01L23/58 , H01L23/64 , H01L27/06
CPC分类号: G01R31/2851 , G01R19/16533 , G01R31/2853 , G01R31/318513 , H01L22/14 , H01L22/34 , H01L23/481 , H01L23/585 , H01L23/647 , H01L27/0688
摘要: 本发明公开用于检测三维3D集成电路IC 3DIC中的硅穿孔TSV裂纹的TSV裂纹传感器以及相关方法和系统。在一个方面中,提供一种TSV裂纹传感器电路,在所述TSV裂纹传感器电路中,用于多个TSV的掺杂环以并联方式互连,使得可通过将单一电流提供到所述互连掺杂环的触点中来同时测试所有互连的TSV掺杂环。在另一方面中,提供一种TSV裂纹传感器电路,其包含一或多个冗余TSV。单独测试用于对应TSV的每一掺杂环,并且用未检测到掺杂环破裂的备用TSV替换有缺陷的TSV。此电路允许通过用备用TSV替换可能受损的TSV来修正受损的3DIC。
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公开(公告)号:CN103226179B
公开(公告)日:2016-01-20
申请号:CN201210314114.4
申请日:2012-08-29
申请人: 台湾积体电路制造股份有限公司
IPC分类号: G01R31/28
CPC分类号: G01R31/2886 , G01R31/318513
摘要: 公开了一种用于功能验证多管芯3D IC的系统和方法。该系统和方法包括:用于独立测试管芯叠层内的每一个管芯的可重复利用的验证环境,而不需要同时运行叠层内的所有管芯。系统和方法包括将来自管芯验证测试的输入/输出(“IO”)轨迹从第一格式转换为第二格式,以提高性能。
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公开(公告)号:CN102428553B
公开(公告)日:2015-02-11
申请号:CN201080021794.X
申请日:2010-05-20
申请人: 高通股份有限公司
IPC分类号: H01L21/768 , H01L21/3205
CPC分类号: H03K19/00392 , G01R31/318513 , H01L23/481 , H01L25/0657 , H01L2225/06513 , H01L2225/06541 , H01L2225/06596 , H01L2924/0002 , H01L2924/00
摘要: 本发明揭示一种设备,其包括:第一裸片,其具有第一总线;第二裸片,其具有第二总线,所述第二裸片堆叠在所述第一裸片上;多个穿硅通孔,其将所述第一总线连接到所述第二总线;以及第一控制逻辑,其用于将数据发送到所述多个穿硅通孔中的经识别者。并且,任选地包括第二控制逻辑,其用于确定非功能性的所述多个穿硅通孔的第一集合,其中所述第二控制逻辑经配置以将识别所述多个穿硅通孔的所述第一集合或识别功能性的穿硅通孔的第二集合的信息发送到所述第一控制逻辑。并且,本发明揭示一种经由多个穿硅通孔发送信号的方法。
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公开(公告)号:CN102759700A
公开(公告)日:2012-10-31
申请号:CN201210102764.2
申请日:2012-04-10
申请人: 海力士半导体有限公司
CPC分类号: G01R31/318513 , G01R31/2853 , G01R31/3008 , H01L2924/0002 , H01L2924/00
摘要: 本发明涉及一种半导体集成电路的测试电路和测试方法。半导体集成电路的测试电路包括穿通通孔、电压驱动单元和判定单元。所述穿通通孔接收输入电压。所述电压驱动单元与所述穿通通孔连接以接收所述输入电压,响应于测试控制信号改变所述输入电压的电平,并产生测试电压。所述判定单元比较所述输入电压与所述测试电压以输出所得信号。
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公开(公告)号:CN102103185A
公开(公告)日:2011-06-22
申请号:CN201010593978.5
申请日:2010-12-17
申请人: 特克特朗尼克公司
发明人: B·A·穆伊曼-贝克 , R·J·乌尔海泽 , K·E·科斯格罗夫 , D·G·克尼林
IPC分类号: G01R31/28
CPC分类号: G01R31/318511 , G01R31/318513 , H01L2224/16225 , H01L2225/06596 , H01L2924/15192 , H01L2924/15311 , H01L2924/157
摘要: 一种用来测量设置于封装件内的管芯的信号的方法和装置。在衬底上安装至少一个管芯作为在测装置(DUT),并在衬底上安装芯片型测量仪器,或者将芯片型测量仪器嵌入衬底中,其中所述仪器分析和/或处理DUT的信号,并且可以向DUT提供激励信号。在电路板上安装具有DUT和测量仪器的衬底,该电路板有多个电极待连接到DUT和仪器的信号路径。电极耦连到标准接口端口,以将芯片型仪器的信号提供给外部仪器。
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公开(公告)号:CN100407423C
公开(公告)日:2008-07-30
申请号:CN200610005841.7
申请日:2003-02-27
申请人: 富士通株式会社
IPC分类号: H01L25/065 , H01L27/02 , G01R31/00
CPC分类号: G01R31/31723 , G01R31/318513 , H01L25/0657 , H01L2224/05553 , H01L2224/32145 , H01L2224/48091 , H01L2224/48145 , H01L2224/48227 , H01L2224/48463 , H01L2224/49175 , H01L2225/06506 , H01L2225/0651 , H01L2225/06596 , H01L2924/01019 , H01L2924/01029 , H01L2924/13091 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
摘要: 一种半导体器件(11)用于促进测试。叠加的第一和第二半导体芯片(13、14)分别包括多个内部端子(23-25、27-30)、外部端子(22、27)以及多个晶体管(31-34)。多条线路(15)把第一和第二半导体芯片的内部端子、晶体管以及外部端子相串联。
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公开(公告)号:CN1819192A
公开(公告)日:2006-08-16
申请号:CN200610005841.7
申请日:2003-02-27
申请人: 富士通株式会社
IPC分类号: H01L25/065 , H01L27/02 , G01R31/00
CPC分类号: G01R31/31723 , G01R31/318513 , H01L25/0657 , H01L2224/05553 , H01L2224/32145 , H01L2224/48091 , H01L2224/48145 , H01L2224/48227 , H01L2224/48463 , H01L2224/49175 , H01L2225/06506 , H01L2225/0651 , H01L2225/06596 , H01L2924/01019 , H01L2924/01029 , H01L2924/13091 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
摘要: 一种半导体器件(11)用于促进测试。叠加的第一和第二半导体芯片(13、14)分别包括多个内部端子(23-25、27-30)、外部端子(22、27)以及多个晶体管(31-34)。多条线路(15)把第一和第二半导体芯片的内部端子、晶体管以及外部端子相串联。
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公开(公告)号:CN1538514A
公开(公告)日:2004-10-20
申请号:CN200410034666.5
申请日:2004-04-16
申请人: 索尼株式会社
发明人: 松冈次弘
CPC分类号: G01R31/318513 , G01R31/2884 , G01R31/318505 , H01L2924/0002 , H01L2924/00
摘要: 提供了一种能够测试安装在内插器上的各个IC芯片的半导体装置。在具有其上安装了第一IC芯片和第二IC芯片的内插器的半导体装置中,通过输入布线和输出布线将所述第一IC芯片和所述第二IC芯片分别连接到所述内插器的外部,并且将充当开关的晶体管元件串联插入到所述第一IC芯片与所述第二IC芯片之间连接的布线中。
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公开(公告)号:CN107462829A
公开(公告)日:2017-12-12
申请号:CN201710341840.8
申请日:2017-05-16
申请人: 台湾积体电路制造股份有限公司
发明人: 桑迪·库马·戈埃尔 , 李云汉 , 萨曼·M·I·阿扎姆 , 马拉·格绍伊古
IPC分类号: G01R31/3185
CPC分类号: G01R31/3177 , G01R31/2896 , G01R31/31703 , G01R31/318513 , G01R31/318538 , G01R31/318541 , G01R31/31855
摘要: 一种器件包括第一管芯和堆叠在所述第一管芯之下的第二管芯,所述第一管芯和所述第二管芯之间互连。所述第一管芯或第二管芯中至少一个具有执行功能和提供功能性路径的电路。每个所述第一管芯和第二管芯包括多个锁存器和多个多路复用器,所述多个锁存器包含与每个互连对应的一个锁存器。每个多路复用器分别与所述多个锁存器的相应一个相连,并被设置为从所述功能性路径中接收和选择其中一个扫描测试图案或信号,以在所述第一管芯和第二管芯的扫描链测试期间输出。本发明实施例涉及用于3D集成电路中的互连测试的扫描结构。
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公开(公告)号:CN104076274A
公开(公告)日:2014-10-01
申请号:CN201310757204.5
申请日:2013-12-30
申请人: 奥特拉有限公司
IPC分类号: G01R31/3187 , G01R31/3185 , G01R31/27
CPC分类号: G01R31/3187 , G01R31/2812 , G01R31/318513 , H01L25/0657 , H01L2224/16145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2924/15311 , H01L2924/00014 , H01L2924/00
摘要: 本发明涉及用于3D装配缺陷检测的3D内置自测系统。提供了用于改进3D装配缺陷检测的内置自测(BIST)机制的技术和机构。根据本公开的实施方式,所描述的机构和技术可以起到检测垂直连接3D器件中不同层的互连中的缺陷的作用,也起到检测3D集成电路的2D层中的缺陷的作用。另外,根据本公开的实施方式,提供技术和机构用于不仅确定集成电路中给定接口组中是否存在缺陷,而且确定缺陷可能存在缺陷的具体接口。
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