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公开(公告)号：CN104063340B
公开(公告)日：2018-10-30
申请号：CN201410092566.1
申请日：2014-03-13
申请人： 奥特拉有限公司
IPC分类号： G06F13/16
摘要： 本发明涉及用于DQS自动门控的电路和方法，该方法包括：接收包括第一和第二分量的差分选通信号；通过第一缓冲器来缓冲所述第一第二分量两者；以及通过第二缓冲器来缓冲所述第一分量。所述方法包括通过控制逻辑块来接收所述第二缓冲器的输出。所述方法包括：在当所述第一和第二分量两者的值都处于第一逻辑状态时的时段之后，但在接收到所述差分选通信号中的突发的时钟边缘之前，检测所述第一分量从所述第一逻辑状态到第二逻辑状态的转变，并且响应于所检测到的转变，主张使能信号。所述方法进一步包括：通过门控逻辑块来接收所述使能信号和所述第一缓冲器的输出，并且，当所述使能信号被主张时，非门控所述第一缓冲器的输出。
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公开(公告)号：CN1967719A
公开(公告)日：2007-05-23
申请号：CN200610148491.X
申请日：2006-11-17
申请人： 奥特拉有限公司
IPC分类号： G11C11/412 , G11C11/413 , G11C8/16 , G06F13/16
CPC分类号： H03K19/1776 , H03K19/17784
摘要： 本发明提供了电源电平升高的可编程逻辑器件存储器单元。可编程逻辑器件集成电路包含被按可编程核心逻辑电源电压供电的可编程核心逻辑。向存储器单元中加载可编程逻辑器件配置数据，来对可编程核心逻辑进行配置以执行定制逻辑功能。在正常操作过程中，可以按比可编程核心逻辑电源电压高的电源电压对存储器单元供电。在数据加载操作过程中，可以按与可编程核心逻辑电源电压相等的电源电压对存储器单元供电。数据加载和读取电路向存储器单元中加载数据并从存储器单元读取数据。该数据加载和读取电路生成地址信号。地址信号在数据写入操作过程中可以具有比在读取操作过程中高的电压电平。
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公开(公告)号：CN104076274B
公开(公告)日：2018-10-19
申请号：CN201310757204.5
申请日：2013-12-30
申请人： 奥特拉有限公司
IPC分类号： G01R31/3187 , G01R31/3185 , G01R31/27
摘要： 本发明涉及用于3D装配缺陷检测的3D内置自测系统。提供了用于改进3D装配缺陷检测的内置自测(BIST)机制的技术和机构。根据本公开的实施方式，所描述的机构和技术可以起到检测垂直连接3D器件中不同层的互连中的缺陷的作用，也起到检测3D集成电路的2D层中的缺陷的作用。另外，根据本公开的实施方式，提供技术和机构用于不仅确定集成电路中给定接口组中是否存在缺陷，而且确定缺陷可能存在缺陷的具体接口。
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公开(公告)号：CN1967719B
公开(公告)日：2011-08-17
申请号：CN200610148491.X
申请日：2006-11-17
申请人： 奥特拉有限公司
IPC分类号： G11C11/412 , G11C11/413 , G11C8/16 , G06F13/16
CPC分类号： H03K19/1776 , H03K19/17784
摘要： 本发明提供了电源电平升高的可编程逻辑器件存储器单元。可编程逻辑器件集成电路包含被按可编程核心逻辑电源电压供电的可编程核心逻辑。向存储器单元中加载可编程逻辑器件配置数据，来对可编程核心逻辑进行配置以执行定制逻辑功能。在正常操作过程中，可以按比可编程核心逻辑电源电压高的电源电压对存储器单元供电。在数据加载操作过程中，可以按与可编程核心逻辑电源电压相等的电源电压对存储器单元供电。数据加载和读取电路向存储器单元中加载数据并从存储器单元读取数据。该数据加载和读取电路生成地址信号。地址信号在数据写入操作过程中可以具有比在读取操作过程中高的电压电平。
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公开(公告)号：CN114223003A
公开(公告)日：2022-03-22
申请号：CN202080053084.9
申请日：2020-06-14
申请人： 奥特拉有限公司
发明人： 王郭明 , 恩山·达克斯·许 , 彼得·D·约翰逊 , 曹玉东 , 皮埃尔·卢克·达来尔·德默斯
摘要： 一种混合量子经典(HQC)计算机利用可用量子相干性来最大程度地增强对嘈杂量子设备采样的能力，从而与VQE相比减少测量次数和运行时间。所述HQC计算机从量子计量学、相位估计和最近的“阿尔法‑VQE”提议中汲取灵感，得出了对误差具有鲁棒性且不需要辅助量子位的一般公式。所述HQC计算机使用“工程化似然函数”(ELF)进行贝叶斯推理。因为物理硬件从嘈杂的中等规模量子计算机的状态过渡到量子误差校正计算机的状态，所述ELF形式增强采样方面的量子优势。此技术加速了许多量子算法的中心部分，其应用包括化学、材料、金融等。
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公开(公告)号：CN104076274A
公开(公告)日：2014-10-01
申请号：CN201310757204.5
申请日：2013-12-30
申请人： 奥特拉有限公司
IPC分类号： G01R31/3187 , G01R31/3185 , G01R31/27
CPC分类号： G01R31/3187 , G01R31/2812 , G01R31/318513 , H01L25/0657 , H01L2224/16145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2924/15311 , H01L2924/00014 , H01L2924/00
摘要： 本发明涉及用于3D装配缺陷检测的3D内置自测系统。提供了用于改进3D装配缺陷检测的内置自测(BIST)机制的技术和机构。根据本公开的实施方式，所描述的机构和技术可以起到检测垂直连接3D器件中不同层的互连中的缺陷的作用，也起到检测3D集成电路的2D层中的缺陷的作用。另外，根据本公开的实施方式，提供技术和机构用于不仅确定集成电路中给定接口组中是否存在缺陷，而且确定缺陷可能存在缺陷的具体接口。
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公开(公告)号：CN103597460A
公开(公告)日：2014-02-19
申请号：CN201280027850.X
申请日：2012-04-06
申请人： 奥特拉有限公司
CPC分类号： G06F13/1626
摘要： 描述了用于使用存储命令的系统和方法。所述系统包括存储控制器。所述存储控制器接收多个用户事务。所述存储控制器将每个用户事务转换成一个或更多个读取存储命令或写入存储命令。在向存储装置发送存储命令之前，所述存储控制器对与多个用户事务相关联的存储命令进行重排序。
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公开(公告)号：CN102290098A
公开(公告)日：2011-12-21
申请号：CN201110183540.4
申请日：2006-11-17
申请人： 奥特拉有限公司
IPC分类号： G11C11/413
CPC分类号： H03K19/1776 , H03K19/17784
摘要： 本发明提供了电源电平升高的可编程逻辑器件存储器单元。可编程逻辑器件集成电路包含被按可编程核心逻辑电源电压供电的可编程核心逻辑。向存储器单元中加载可编程逻辑器件配置数据，来对可编程核心逻辑进行配置以执行定制逻辑功能。在正常操作过程中，可以按比可编程核心逻辑电源电压高的电源电压对存储器单元供电。在数据加载操作过程中，可以按与可编程核心逻辑电源电压相等的电源电压对存储器单元供电。数据加载和读取电路向存储器单元中加载数据并从存储器单元读取数据。该数据加载和读取电路生成地址信号。地址信号在数据写入操作过程中可以具有比在读取操作过程中高的电压电平。
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公开(公告)号：CN102290098B
公开(公告)日：2015-02-11
申请号：CN201110183540.4
申请日：2006-11-17
申请人： 奥特拉有限公司
IPC分类号： G11C11/413
CPC分类号： H03K19/1776 , H03K19/17784
摘要： 本发明提供了电源电平升高的可编程逻辑器件存储器单元。可编程逻辑器件集成电路包含被按可编程核心逻辑电源电压供电的可编程核心逻辑。向存储器单元中加载可编程逻辑器件配置数据，来对可编程核心逻辑进行配置以执行定制逻辑功能。在正常操作过程中，可以按比可编程核心逻辑电源电压高的电源电压对存储器单元供电。在数据加载操作过程中，可以按与可编程核心逻辑电源电压相等的电源电压对存储器单元供电。数据加载和读取电路向存储器单元中加载数据并从存储器单元读取数据。该数据加载和读取电路生成地址信号。地址信号在数据写入操作过程中可以具有比在读取操作过程中高的电压电平。
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公开(公告)号：CN104063340A
公开(公告)日：2014-09-24
申请号：CN201410092566.1
申请日：2014-03-13
申请人： 奥特拉有限公司
IPC分类号： G06F13/16
CPC分类号： G11C11/4076 , G06F1/12 , G11C7/1087 , G11C7/1093 , G11C8/18 , G11C11/4093 , G11C29/023
摘要： 本发明涉及用于DQS自动门控的电路和方法，该方法包括：接收包括第一和第二分量的差分选通信号；通过第一缓冲器来缓冲所述第一第二分量两者；以及通过第二缓冲器来缓冲所述第一分量。所述方法包括通过控制逻辑块来接收所述第二缓冲器的输出。所述方法包括：在当所述第一和第二分量两者的值都处于第一逻辑状态时的时段之后，但在接收到所述差分选通信号中的突发的时钟边缘之前，检测所述第一分量从所述第一逻辑状态到第二逻辑状态的转变，并且响应于所检测到的转变，主张使能信号。所述方法进一步包括：通过门控逻辑块来接收所述使能信号和所述第一缓冲器的输出，并且，当所述使能信号被主张时，非门控所述第一缓冲器的输出。
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