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公开(公告)号：CN111261773A
公开(公告)日：2020-06-09
申请号：CN201811451705.X
申请日：2018-11-30
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体存储器元件及其制作方法，该半导体存储器元件包含基底，具有存储单元区域和对准标记区域、介电层，覆盖存储单元区域和对准标记区域、导电通孔，位于存储单元区域内的介电层中、对准标记沟槽，位于对准标记区域的介电层中、存储结构，位于导电通孔上。存储结构包含从底电极金属层定义而来的底电极、从磁性隧穿接面层定义而来的磁性隧穿接面结构，以及上电极。对准标记沟槽中包含一残余金属堆叠，包含部分的底电极金属层及部分的磁性隧穿接面层。
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公开(公告)号：CN116963582A
公开(公告)日：2023-10-27
申请号：CN202310732103.6
申请日：2018-10-29
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一金属间介电层于一基底上，然后形成一金属内连线于金属间介电层内，形成一下电极层于金属间介电层上，其中下电极层包含一浓度梯度，形成一自由层于下电极层上，形成一上电极层于自由层上，再图案化该上电极层、该自由层以及该下电极层以形成一磁性隧穿接面(magnetic tunneling junction,MTJ)。
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公开(公告)号：CN112420918B
公开(公告)日：2023-08-15
申请号：CN201910778695.9
申请日：2019-08-22
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)以及一第二MTJ于一基底上，然后形成一第一上电极于该第一MTJ上以及一第二上电极于该第二MTJ上，形成一遮盖层于该第一MTJ及该第二MTJ上；形成一保护层于该遮盖层上；去除部分该保护层以形成一凹槽于该第一MTJ及该第二MTJ之间；形成一反射层于该保护层上并填满该凹槽；以及去除该反射层、该保护层以及该遮盖层以形成一第一接触洞。
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公开(公告)号：CN111106235B
公开(公告)日：2023-07-11
申请号：CN201811267036.0
申请日：2018-10-29
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一金属间介电层于一基底上，然后形成一金属内连线于金属间介电层内，形成一下电极层于金属间介电层上，其中下电极层包含一浓度梯度，形成一自由层于下电极层上，形成一上电极层于自由层上，再图案化该上电极层、该自由层以及该下电极层以形成一磁性隧穿接面(magnetic tunneling junction,MTJ)。
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公开(公告)号：CN112216790A
公开(公告)日：2021-01-12
申请号：CN201910623683.9
申请日：2019-07-11
申请人： 联华电子股份有限公司
IPC分类号： H01L43/08 , H01L43/12 , H01L27/22 , H01L23/544
摘要： 本发明公开一种半导体结构及其制作方法，其中该半导体结构包括一基底，定义有一元件区域以及一对准标记区域、一介电层设置在该基底上、一导电插塞设置在该元件区域上的该介电层中、一第一沟槽设置在该对准标记区域上的该介电层中、多个第二沟槽，设置在该第一沟槽正下方的该介电层中并且自该第一沟槽的一底面显露出来，以及一存储器叠层结构，设置在该介电层上，直接覆盖在该导电插塞的一顶面上并且填入该第一沟槽和该些第二沟槽中。
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公开(公告)号：CN111106235A
公开(公告)日：2020-05-05
申请号：CN201811267036.0
申请日：2018-10-29
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一金属间介电层于一基底上，然后形成一金属内连线于金属间介电层内，形成一下电极层于金属间介电层上，其中下电极层包含一浓度梯度，形成一自由层于下电极层上，形成一上电极层于自由层上，再图案化该上电极层、该自由层以及该下电极层以形成一磁性隧穿接面(magnetic tunneling junction,MTJ)。
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公开(公告)号：CN107305881B
公开(公告)日：2020-02-07
申请号：CN201610260924.4
申请日：2016-04-25
申请人： 联华电子股份有限公司
IPC分类号： H01L23/538 , H01L21/768
摘要： 本发明公开一种半导体结构及其制造方法。半导体结构包括第一线路层、第二线路层和过孔层。第一线路层包括第一导电特征物。第二线路层设置在第一线路层上。第二线路层包括第二导电特征物和第三导电特征物。过孔层设置在第一线路层和第二线路层之间。过孔层包括连接第一导电特征物和第二导电特征物的过孔。存在有位于第一导电特征物和第二导电特征物之间的第一气隙。存在有位于第二导电特征物和第三导电特征物之间的第二气隙。第一气隙和第二气隙相连。
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公开(公告)号：CN105225978B
公开(公告)日：2019-06-04
申请号：CN201410270347.8
申请日：2014-06-17
申请人： 联华电子股份有限公司
CPC分类号： G03F7/70633 , G03F1/42 , G03F7/70491 , G05B19/188 , G05B2219/45027 , G05B2219/45031
摘要： 叠对误差的校正方法包括下列步骤。首先检测基板上的叠对标记，以产生叠对标记信息，其中叠对标记包括至少一对第一标记图案以及设置于第一标记图案上的至少一第二标记图案。接着，利用叠对标记信息，以获得两个第一标记图案间的错位数值(offset)以及获得第二标记图案和两个第一标记图案其中一个之间的偏移数值。最后，利用错位数值补偿偏移数值，以获得修正偏移数值。
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公开(公告)号：CN105990116A
公开(公告)日：2016-10-05
申请号：CN201510054964.9
申请日：2015-02-03
申请人： 联华电子股份有限公司
IPC分类号： H01L21/28 , H01L21/768
摘要： 本发明公开一种制作半导体元件的方法。首先提供一基底，该基底具有一栅极结构设于其上以及一层间介电层围绕栅极结构，然后形成一介电层于栅极结构及层间介电层上、形成一图案化硬掩模于介电层上、形成一开口于介电层及层间介电层中、进行一硅化金属制作工艺以形成一硅化金属层于开口内、在硅化金属制作工艺后去除图案化硬掩模及未反应的金属以及形成一接触插塞于开口内。
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公开(公告)号：CN105225978A
公开(公告)日：2016-01-06
申请号：CN201410270347.8
申请日：2014-06-17
申请人： 联华电子股份有限公司
CPC分类号： G03F7/70633 , G03F1/42 , G03F7/70491 , G05B19/188 , G05B2219/45027 , G05B2219/45031
摘要： 叠对误差的校正方法包括下列步骤。首先检测基板上的叠对标记，以产生叠对标记信息，其中叠对标记包括至少一对第一标记图案以及设置于第一标记图案上的至少一第二标记图案。接着，利用叠对标记信息，以获得两个第一标记图案间的错位数值(offset)以及获得第二标记图案和两个第一标记图案其中一个之间的偏移数值。最后，利用错位数值补偿偏移数值，以获得修正偏移数值。
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