-
公开(公告)号：CN117812916A
公开(公告)日：2024-04-02
申请号：CN202211157193.2
申请日：2022-09-22
申请人： 联华电子股份有限公司
摘要： 本发明公开一种自旋轨道转矩式磁阻式随机存取存储器结构，其包含一字线，一第二源极/漏极掺杂区和一第四源极/漏极掺杂区设置于字线的同一侧，一第一导电线接触第二源极/漏极掺杂区，一第二导电线接触第四源极/漏极掺杂区，其中第二导电线包含一第三金属垫，一存储元件接触第一导电线的末端，一第二自旋轨道转矩元件覆盖于存储元件上方并且接触存储元件，其中第三金属垫覆盖并接触第二自旋轨道转矩元件的部分的上表面。
-
公开(公告)号：CN117425388A
公开(公告)日：2024-01-19
申请号：CN202210867788.0
申请日：2022-07-22
申请人： 联华电子股份有限公司
摘要： 本发明公开一种磁隧穿结器件的制造方法，包括以下步骤。形成第一介层窗于第一介电层中。形成第一电极层于所述第一介电层与所述第一介层窗上。形成磁隧穿结堆叠层于所述第一电极层上。形成图案化的第二电极层于所述磁隧穿结堆叠层上。以所述图案化的第二电极层为掩模，进行第一离子束刻蚀工艺，以刻蚀图案化的第二电极层并图案化所述磁隧穿结堆叠层以及所述第一电极层以形成第二电极、磁隧穿结堆叠结构与第一电极。形成第一保护层，覆盖所述第二电极的顶面与侧壁以及所述磁隧穿结堆叠结构的侧壁。以所述第一保护层为掩模，进行第二离子束刻蚀工艺，以移除至少部分的所述磁隧穿结堆叠结构与至少部分的所述第一电极。
-
公开(公告)号：CN116249357A
公开(公告)日：2023-06-09
申请号：CN202111474803.7
申请日：2021-12-03
申请人： 联华电子股份有限公司
发明人： 郭致玮
摘要： 本发明公开一种半导体元件，其包含第一金属间介电层设于基底上，第一金属内连线设于第一金属间介电层内，第二金属间介电层设于第一金属间介电层上，第二金属内连线设于第二金属间介电层内，下电极设于第二金属内连线上，磁性隧穿结(magnetic tunneling junction,MTJ)设于下电极上，上电极设于MTJ上，第三金属间介电层设于MTJ上以及第三金属内连线设于第三金属间介电层内并连接上电极以及第一金属内连线，其中MTJ的底表面宽度小于MTJ的顶表面宽度。
-
公开(公告)号：CN114725155A
公开(公告)日：2022-07-08
申请号：CN202110011336.8
申请日：2021-01-06
申请人： 联华电子股份有限公司
IPC分类号： H01L27/22
摘要： 本发明公开一种半导体元件，其主要包含一阵列区域定义于基底上，一圈虚置图案环绕该阵列区域，以及一间隙设于该阵列区域以及该圈虚置图案之间，其中该圈虚置图案又包含一圈磁性隧穿结(magnetic tunneling junction,MTJ)图案环绕阵列区域以及一圈金属内连线图案重叠该圈MTJ图案并环绕该阵列区域。
-
公开(公告)号：CN117500280A
公开(公告)日：2024-02-02
申请号：CN202210971300.9
申请日：2022-08-12
申请人： 联华电子股份有限公司
摘要： 本发明公开一种磁阻式随机存取存储器组件及其形成方法，其中该磁阻式随机存取存储器(MRAM)组件包括：底电极、磁性隧穿结(MTJ)结构、第一自旋轨道扭矩(SOT)层、顶盖层、第二SOT层、刻蚀停止层以及上金属导线层。磁性隧穿结结构配置在底电极上。第一SOT层配置在MTJ结构上。顶盖层配置在第一SOT层上。第二SOT层配置在顶盖层上。刻蚀停止层配置在第二SOT层上。上金属导线层穿过刻蚀停止层且着陆在第二SOT层上。
-
公开(公告)号：CN117425350A
公开(公告)日：2024-01-19
申请号：CN202210931295.9
申请日：2022-08-04
申请人： 联华电子股份有限公司
摘要： 本发明提供一种磁性存储器及其制造方法。上述磁性存储器包括衬底、自旋轨道力矩层、磁性隧道结堆叠、第一保护层与第二保护层。自旋轨道力矩层位于衬底上方。磁性隧道结堆叠位于自旋轨道力矩层上。第一保护层与第二保护层位于磁性隧道结堆叠的侧壁上。第一保护层位于第二保护层与磁性隧道结堆叠之间。在第二保护层与自旋轨道力矩层之间具有凹槽。上述磁性存储器可防止自旋轨道力矩层在干式蚀刻工艺中受到伤害。
-
公开(公告)号：CN114512597A
公开(公告)日：2022-05-17
申请号：CN202011276897.2
申请日：2020-11-16
申请人： 联华电子股份有限公司
发明人： 郭致玮
摘要： 本发明公开一种半导体元件及其制作方法，其中该半导体元件的制作方法包括：供一基底，包括一逻辑元件区以及一存储器元件区。接着形成一存储器堆叠结构于存储器元件区上，并形成一保护层覆盖存储器堆叠结构的顶面及侧壁。然后形成第一层间介电层于保护层上，并进行一研磨后回蚀刻制作工艺，以移除存储器堆叠结构的顶面上的部分第一层间介电层及部分保护层。接着形成一第二层间介电层于第一层间介电层上并直接接触保护层，然后形成一上接触结构穿过第二层间介电层及存储器堆叠结构的顶面上的保护层并接触该存储器堆叠结构。
-
公开(公告)号：CN112054115B
公开(公告)日：2024-05-28
申请号：CN201910484876.0
申请日：2019-06-05
申请人： 联华电子股份有限公司
摘要： 本发明公开一种磁性存储器装置及其制作方法，该磁性存储器装置包含第一介电层，设于基底上、第一介层插塞和第二介层插塞，设于第一介电层中、第一柱状存储器堆叠，设于第一介层插塞上、第二柱状存储器堆叠，设于第二介层插塞上，以及绝缘盖层，共形的设置在第一介电层的表面上和第一柱状存储器堆叠及第二柱状存储器堆叠的侧壁上。在逻辑区内和第一柱状存储器堆叠及第二柱状存储器堆叠之间的介层通孔形成区内未设置有所述绝缘盖层。
-
公开(公告)号：CN111969104B
公开(公告)日：2023-09-12
申请号：CN201910419208.X
申请日：2019-05-20
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，其中该半导体元件主要包含一磁性隧道结(magnetic tunneling junction,MTJ)设于一基底上，一第一金属间介电层设于该MTJ周围，一金属内连线设于该MTJ上，一第二金属间介电层设于该第一金属内连线上并环绕该金属内连线以及一金属氧化层设于该第二金属间介电层内并环绕该金属内连线。
-
公开(公告)号：CN112420918B
公开(公告)日：2023-08-15
申请号：CN201910778695.9
申请日：2019-08-22
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)以及一第二MTJ于一基底上，然后形成一第一上电极于该第一MTJ上以及一第二上电极于该第二MTJ上，形成一遮盖层于该第一MTJ及该第二MTJ上；形成一保护层于该遮盖层上；去除部分该保护层以形成一凹槽于该第一MTJ及该第二MTJ之间；形成一反射层于该保护层上并填满该凹槽；以及去除该反射层、该保护层以及该遮盖层以形成一第一接触洞。
-
-
-
-
-
-
-
-
-
搜索结果
18 条记录 (耗时 0.024 秒)
