-
公开(公告)号：CN107466425A
公开(公告)日：2017-12-12
申请号：CN201580078373.3
申请日：2015-06-26
Applicant: 瑞萨电子株式会社
Abstract: 电子装置具有第一布线基板和搭载在第一布线基板上的半导体器件。半导体器件包括具有多个端子的第二布线基板、搭载于第二布线基板上的多个第一半导体芯片和搭载于第二布线基板上的第二半导体芯片。此外，第一布线基板具有对第二半导体芯片供给种类不同的多个电源电位的第一电源线和第二电源线。在俯视下，第二电源线以跨第二布线基板的第一基板边和第二半导体芯片的第一芯片边的方式配置。此外，在俯视下，第一电源线以从第二电源线与多个第一半导体芯片中的一部分之间通过而向与第二半导体芯片重叠的区域延伸的方式配置。此外，第一电源线中的在厚度方向上与第二电源线重叠的区域的面积比第一电源线中的不与第二电源线重叠的区域的面积小。
-
公开(公告)号：CN107466425B
公开(公告)日：2020-03-06
申请号：CN201580078373.3
申请日：2015-06-26
Applicant: 瑞萨电子株式会社
IPC: H01L23/50 , H01L23/538 , H01L23/498 , H01L25/04 , H01L25/18
Abstract: 电子装置具有第一布线基板和搭载在第一布线基板上的半导体器件。半导体器件包括具有多个端子的第二布线基板、搭载于第二布线基板上的多个第一半导体芯片和搭载于第二布线基板上的第二半导体芯片。此外，第一布线基板具有对第二半导体芯片供给种类不同的多个电源电位的第一电源线和第二电源线。在俯视下，第二电源线以跨第二布线基板的第一基板边和第二半导体芯片的第一芯片边的方式配置。此外，在俯视下，第一电源线以从第二电源线与多个第一半导体芯片中的一部分之间通过而向与第二半导体芯片重叠的区域延伸的方式配置。此外，第一电源线中的在厚度方向上与第二电源线重叠的区域的面积比第一电源线中的不与第二电源线重叠的区域的面积小。
-
公开(公告)号：CN106716633B
公开(公告)日：2019-05-10
申请号：CN201480082194.2
申请日：2014-09-26
Applicant: 瑞萨电子株式会社
IPC: H01L25/00
Abstract: 电子器件包括第1布线基板和搭载在上述第1布线基板上的半导体器件。在上述半导体器件的第2布线基板上排列地搭载有多个第1半导体芯片和对上述多个第1半导体芯片的每一个进行控制的第2半导体芯片。另外，上述多个第1半导体芯片搭载在上述布线基板的第1基板边与上述第2半导体芯片的第1芯片边的延长线之间。另外，上述第1布线基板具有：分别向上述多个第1半导体芯片的每一个供给第1电源电位的第1电源线、和向上述第2半导体芯片供给第2电源电位并且宽度比上述第1电源线宽的第2电源线。另外，上述第2电源线在俯视下与上述第2布线基板的上述第1基板边交叉，并且从上述第2布线基板的上述第1基板边侧向上述第2半导体芯片延伸。
-
公开(公告)号：CN106407135B
公开(公告)日：2021-05-18
申请号：CN201610576860.9
申请日：2016-07-20
Applicant: 瑞萨电子株式会社
Abstract: 减少了包括在电子装置中的半导体装置所包括的端子的数量。电子装置包括：第一半导体装置，该第一半导体装置具有第一输入端子和第二输入端子；第二半导体装置，该第二半导体装置具有第一输出端子和驱动第一输出端子的第一驱动器电路；以及布线衬底，第一半导体装置和第二半导体装置安装在该布线衬底上。第一输入端子和第二输入端子通过形成在布线衬底上的第一线共同地耦合到第一输出端子。分别耦合到第一输入端子和第二输入端子的第一终端电阻器和第二终端电阻器的复合电阻等效于第一驱动器电路的驱动阻抗。
-
公开(公告)号：CN104851862B
公开(公告)日：2018-09-07
申请号：CN201510083331.0
申请日：2015-02-16
Applicant: 瑞萨电子株式会社
IPC: H01L23/488 , H01L23/498 , H01L21/60
CPC classification number: H05K1/0231 , H01L2224/05554 , H01L2224/16225 , H01L2224/48095 , H01L2224/48227 , H01L2924/15311 , H01L2924/181 , H05K1/025 , H05K2201/10545 , H01L2924/00012
Abstract: 本发明公开了一种电子设备。提供一种可提高电子设备电特性的技术。电子设备ED1包括安装在安装基板MB1上表面Ma上的半导体器件SP1和三端子电容器50。半导体器件SP1具有电源垫2pd(p)和接地垫2pd(g)，电源垫2pd(p)和接地垫2pd(g)分别与电源用焊盘3p2(p)和接地用焊盘3p2(g)电连接，电源用焊盘3p2(p)及接地用焊盘3p2(g)被分配到半导体器件SP1最外围的焊盘列上。而且，电源用焊盘3p2(p)及接地用焊盘3p2(g)通过在安装基板MB1的上表面Ma上形成的布线Mw1与三端子电容器50电连接。
-
Patent Agency Ranking
公开(公告)号：CN106409795A
公开(公告)日：2017-02-15
申请号：CN201610617828.0
申请日：2016-07-29
Applicant: 瑞萨电子株式会社
IPC: H01L23/48 , H01L25/065
CPC classification number: H01L24/17 , H01L23/498 , H01L23/49838 , H01L23/50 , H01L25/0655 , H01L2224/16227 , H01L2924/1016 , H01L2924/1431 , H01L2924/1432 , H01L2924/1436 , H01L2924/1438 , H01L2924/15311 , H01L2924/19041 , H01L2924/19105 , H01L23/48
Abstract: 提供了可以防止尺寸增加的一种半导体器件。该半导体器件包括：半导体芯片，该半导体芯片具有第一主表面和与该第一主表面相对的第二主表面；以及布线衬底，在布线衬底之上安装有半导体芯片从而使得半导体芯片的第二主表面面朝布线衬底的第一主表面。在半导体芯片的第二主表面之上，布置有与第一电路连接的多个第一端子和与第二电路连接的多个第二端子。该多个第一端子的布置图案和该多个第二端子的布置图案包括相同的布置图案。当从半导体芯片的第一主表面看时，在布线衬底的第一电路接近第二电路的区域中，形成向第一电路供应电源电压的电压线。在布线衬底的第二电路接近第一电路的区域中，形成向第二电路供应电源电压的电压线。
-
公开(公告)号：CN106407135A
公开(公告)日：2017-02-15
申请号：CN201610576860.9
申请日：2016-07-20
Applicant: 瑞萨电子株式会社
CPC classification number: G11C5/063 , G11C5/025 , G11C11/4082 , G11C11/4093 , G11C2207/105 , H01L23/5228 , H01L23/5283 , H01L23/5386 , H01L23/647 , H01L25/0655 , H01L2224/16227 , H01L2924/15192 , H01L2924/15311 , G06F13/1684 , G06F13/1689 , G06F13/4243
Abstract: 减少了包括在电子装置中的半导体装置所包括的端子的数量。电子装置包括：第一半导体装置，该第一半导体装置具有第一输入端子和第二输入端子；第二半导体装置，该第二半导体装置具有第一输出端子和驱动第一输出端子的第一驱动器电路；以及布线衬底，第一半导体装置和第二半导体装置安装在该布线衬底上。第一输入端子和第二输入端子通过形成在布线衬底上的第一线共同地耦合到第一输出端子。分别耦合到第一输入端子和第二输入端子的第一终端电阻器和第二终端电阻器的复合电阻等效于第一驱动器电路的驱动阻抗。
-
公开(公告)号：CN104346281A
公开(公告)日：2015-02-11
申请号：CN201410392106.0
申请日：2014-08-11
Applicant: 瑞萨电子株式会社
CPC classification number: G11C11/4076 , G06F1/12 , G11C5/063 , G11C7/10 , G11C11/4096 , H01L2224/16227 , H01L2224/48091 , H01L2224/48227 , H01L2924/15311 , H01L2924/00014
Abstract: 本发明涉及一种电子装置。即便从飞越拓扑的主布线分支出的分支路径的长度很长时，也能减轻分支布线中不期望的信号反射效果。在上面设置有与时钟信号同步操作的多个第一半导体组件和用于控制第一半导体组件的第二半导体组件的安装基板上，作为将第二半导体组件与第一半导体组件电连接的信号路径，设置有多个主布线和在各个主布线的多个分支点处分支出的分支布线。在从与第一半导体组件不相重叠并且位于远离第一半导体组件的位置的分支点到达对应的第一半导体组件的分支布线的中途，串联连接有芯片电阻器。
-
公开(公告)号：CN101777550B
公开(公告)日：2012-01-11
申请号：CN201010002308.1
申请日：2006-02-24
Applicant: 瑞萨电子株式会社
IPC: H01L25/065 , H01L23/50 , H01L23/538
CPC classification number: H01L23/5385 , H01L23/50 , H01L23/5386 , H01L25/0655 , H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2924/0102 , H01L2924/01055 , H01L2924/01078 , H01L2924/15173 , H01L2924/15192 , H01L2924/15311 , H01L2924/3011 , H01L2924/3025 , H05K1/181 , H01L2924/00
Abstract: 本发明提供一种半导体装置。一个安装板具有多个半导体存储器件，其与一个时钟信号同步地操作，和一个半导体数据处理器件，其存取控制半导体存储器件。按这样方式确定半导体存储器件的数据系统端子关于半导体数据处理器件的存储器存取端子的布局，使得用于数据和数据选通系统(RTdq/dqs)的布线变得比用于命令/地址系统(RTcmd/add)的布线短。利用半导体存储器件之间定义的区域，布置用于数据和数据选通系统(RTdq/dqs)的布线。用于命令/地址系统(RTcmd/add)的布线在安装板的侧面旁路。
-
公开(公告)号：CN106409795B
公开(公告)日：2021-07-23
申请号：CN201610617828.0
申请日：2016-07-29
Applicant: 瑞萨电子株式会社
IPC: H01L23/48 , H01L25/065
Abstract: 提供了可以防止尺寸增加的一种半导体器件。该半导体器件包括：半导体芯片，该半导体芯片具有第一主表面和与该第一主表面相对的第二主表面；以及布线衬底，在布线衬底之上安装有半导体芯片从而使得半导体芯片的第二主表面面朝布线衬底的第一主表面。在半导体芯片的第二主表面之上，布置有与第一电路连接的多个第一端子和与第二电路连接的多个第二端子。该多个第一端子的布置图案和该多个第二端子的布置图案包括相同的布置图案。当从半导体芯片的第一主表面看时，在布线衬底的第一电路接近第二电路的区域中，形成向第一电路供应电源电压的电压线。在布线衬底的第二电路接近第一电路的区域中，形成向第二电路供应电源电压的电压线。
-
-
-
-
-
-
-
-
-
Search Results
15
records
(took 0.039 seconds)
