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公开(公告)号：CN104916315A
公开(公告)日：2015-09-16
申请号：CN201410453106.7
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/04
CPC classification number: G06F3/061 , G06F3/0634 , G06F3/0656 , G06F3/0659 , G06F3/0679 , G06F12/0875 , G06F13/16 , G06F2212/1016 , G06F2212/214 , G06F2212/452 , G06F2212/7203 , G06F2212/7207 , G11C7/1063 , G11C7/24 , G11C16/10 , G11C16/26
Abstract: 本发明提供一种可有效率地被控制的半导体存储装置。存储装置(1)包含：第一及第二存储单元阵列(CA0、CA1)；以及控制电路，其可输出第一信息与第二信息，该第一信息表示能否受理指示对第一存储单元阵列的访问的命令，该第二信息表示能否受理指示对第二存储单元阵列的访问的命令。
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公开(公告)号：CN104934062A
公开(公告)日：2015-09-23
申请号：CN201510098973.8
申请日：2015-03-05
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C2211/5641 , G11C2211/5646
Abstract: 本发明是一种可降低页面间的错误产生概率的偏倚的非易失性存储器及写入方法。在非易失性存储器中，存储单元所存储的三比特对应于三页，根据比特值设定阈值电压，即在第一页的写入中，根据比特值将阈值电压设定在第一或二阈值区域，在第二页的写入中，根据比特值当为第一阈值区域时将阈值电压设定在第一或四阈值区域、当为第二阈值区域时将阈值电压设定在第二或三阈值区域，在第三页的写入中，根据比特值当为第一阈值区域内时将阈值电压设定在第一或六阈值区域、当为第二阈值区域内时将阈值电压设定在第二或七阈值区域、当为第三阈值区域内时将阈值电压设定在第三或八阈值区域、当为第四阈值区域内时将阈值电压设定在第四或五阈值区域。
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公开(公告)号：CN1450563A
公开(公告)日：2003-10-22
申请号：CN02151650.2
申请日：2002-12-26
Applicant: 株式会社东芝
CPC classification number: G11C8/18 , G11C16/32 , G11C2216/22
Abstract: 提供半导体集成电路装置及其读出开始触发信号的发生方法。该半导体集成电路装置设有：与存储体0对应的第一存储器单元阵列；与存储体1对应的第二存储器单元阵列；检测输入地址转变，发生第一地址转变信号的第一地址转变信号发生电路；事前检测存储体0或存储体1的自动执行结束，发生第二地址转变信号的第二地址转变信号发生电路；以及读出开始触发器输出电路。读出开始触发器输出电路根据第一地址转变信号和第二地址转变信号，输出读出开始触发信号。
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Patent Agency Ranking
公开(公告)号：CN105938724A
公开(公告)日：2016-09-14
申请号：CN201610101758.3
申请日：2016-02-24
Applicant: 株式会社东芝
IPC: G11C16/08
Abstract: 本发明的实施方式提供一种能够有效率地修复不良的半导体存储装置及存储系统。实施方式的半导体存储装置具备第1及第2区块(正常BLK及A型BLK)、以及行控制电路(120、130)。行控制电路(120、130)对第1区块以第1模式进行控制，对第2区块以第2模式进行控制。第1及第2区块分别具备第1至第3字线(WLn+1、WLn－1、WLn)。行控制电路(120、130)在第1模式下选择第3字线(WLn)，将第1及第2字线这两者(WLn+1、WLn－1)设为非选择。进而，在第2模式下，选择第1及第3字线这两者(WLn和WLn+1)，将第2字线(WLn－1)设为非选择。
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公开(公告)号：CN105280232A
公开(公告)日：2016-01-27
申请号：CN201510096421.3
申请日：2015-03-04
Applicant: 株式会社东芝
IPC: G11C16/26
CPC classification number: G11C29/50004 , G11C16/0483 , G11C29/06 , G11C29/44 , G11C2029/1204
Abstract: 本发明涉及半导体存储器器件和存储器系统。根据一个实施例，半导体存储器器件包括：晶体管；NAND串；位线；源线；以及串集合。将所述晶体管在半导体衬底之上层叠。在所述串集合的一个中，在第一NAND串中的第一晶体管具有第一阈值，并且在第二NAND串中的第一晶体管具有低于所述第一阈值的第二阈值。
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公开(公告)号：CN103680618A
公开(公告)日：2014-03-26
申请号：CN201310155754.X
申请日：2013-04-28
Applicant: 株式会社东芝
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/08 , G11C29/82 , H01L27/1157 , H01L27/11582
Abstract: 本发明涉及半导体存储器器件和控制器。根据一个实施例，一种半导体存储器器件包括多个块。所述块包括第一选择晶体管、第二选择晶体管、多个存储器基元晶体管、第一选择栅极线和第二选择栅极线以及字线。所述块中的一个保持关于包括短路缺陷的字线、第一选择栅极线和/或第二选择栅极线的信息。
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公开(公告)号：CN104641418A
公开(公告)日：2015-05-20
申请号：CN201380033765.9
申请日：2013-08-19
Applicant: 株式会社东芝
CPC classification number: G11C16/26 , G11C8/08 , G11C11/56 , G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/30 , H01L27/11556 , H01L27/11582
Abstract: 存储系统具备存储设备以及控制所述存储设备的控制器，所述存储设备具备：能够进行数据的改写的多个存储单元；连接于多个存储单元的多条字线；具备连接于同一字线的多个存储单元的页；具备多个页的平面；具备多个平面的存储单元阵列；对多条字线施加电压的多个字线驱动器；按每个平面设置、对每条字线分配字线驱动器的多个开关。
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公开(公告)号：CN100431052C
公开(公告)日：2008-11-05
申请号：CN02151650.2
申请日：2002-12-26
Applicant: 株式会社东芝
Abstract: 提供半导体集成电路装置及其读出开始触发信号的发生方法。该半导体集成电路装置设有：与存储体0对应的第一存储器单元阵列；与存储体1对应的第二存储器单元阵列；检测输入地址转变，发生第一地址转变信号的第一地址转变信号发生电路；事前检测存储体0或存储体1的自动执行结束，发生第二地址转变信号的第二地址转变信号发生电路以及读出开始触发器输出电路。读出开始触发器输出电路根据第一地址转变信号和第二地址转变信号，输出读出开始触发信号。
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