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公开(公告)号：CN105988729A
公开(公告)日：2016-10-05
申请号：CN201510093146.X
申请日：2015-03-02
Applicant: 株式会社东芝
CPC classification number: G11C16/10 , G06F11/1068 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/08
Abstract: 本发明的实施方式提供一种可提高动作可靠性的存储系统及控制器。实施方式的存储系统具备半导体存储装置(100)及控制器(200)。半导体存储装置(100)可应对第1写入方式及第2写入方式的任一个。控制器(200)于接收对第1地址的写入指示的情况下，可以将表示第1写入方式与第2写入方式之中对应于第1地址的写入方式的指令输出至半导体存储装置(100)。
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公开(公告)号：CN105931666A
公开(公告)日：2016-09-07
申请号：CN201610102389.X
申请日：2016-02-24
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种能够提高读出动作的可靠性的半导体存储装置及存储系统。在实施方式的半导体存储装置中，共通连接于第1字线(WL)的第1至第3存储单元晶体管(MT)分别经由第1至第3位线(BL)而连接于第1至第3读出放大器单元(SAU)。连接于相邻的第1与第2存储单元晶体管(MT)的第1及第2读出放大器单元(SAU)共通连接于第1信号线(IO)，并以不同的周期进行数据的输入输出，第3读出放大器单元(SAU)连接于第2信号线(IO)，并以与第1读出放大器单元相同的周期进行数据的输入输出。
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公开(公告)号：CN105830164A
公开(公告)日：2016-08-03
申请号：CN201380081671.9
申请日：2013-12-18
Applicant: 株式会社东芝
Abstract: 实施方式的半导体存储装置具备第1至第3页、第1至第3字线、向第1存储单元以及第2存储单元的栅施加电压的行解码器。在数据的写入时，向第1页写入数据，然后向第2页写入数据。行解码器在编程校验动作时，向第1存储单元至第3存储单元的栅施加第1至第3校验电压。
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公开(公告)号：CN101101792A
公开(公告)日：2008-01-09
申请号：CN200710127460.0
申请日：2007-07-05
Applicant: 株式会社东芝
CPC classification number: G11C8/08 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/26 , G11C29/835
Abstract: 半导体存储器装置，包括：可电擦写且其中设置有非易失性存储器单元的存储器单元阵列；行解码器，其配置为选择存储器单元阵列中的存储器单元，该行解码器包括标志锁存器，其中为存储器单元阵列中坏块设置坏块标志；感测放大器，其配置为感测存储器单元阵列中所选存储器单元的数据；和输出电路，其配置为输出感测放大器中的读出数据，所述输出电路包括输出数据固定电路，其配置为按照坏块标志将输出数据固定在逻辑电平。
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Patent Agency Ranking
公开(公告)号：CN105989882A
公开(公告)日：2016-10-05
申请号：CN201510100708.9
申请日：2015-03-06
Applicant: 株式会社东芝
IPC: G11C16/06
Abstract: 本发明的实施方式提供一种可使动作可靠性提升的半导体存储装置。实施方式的半导体存储装置包括：第1存储单元、第2存储单元、电连接于所述第1存储单元的第1位线、电连接于所述第2存储单元的第2位线、具有电连接于所述第1位线的第1感测节点且感测该第1感测节点的电位的第1感测模块、及具有电连接于所述第2位线的第2感测节点且感测该第2感测节点的电位的第2感测模块，且所述第1感测模块中的感测期间与所述第2感测模块中的感测期间不同。
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公开(公告)号：CN104916320A
公开(公告)日：2015-09-16
申请号：CN201410453781.X
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115
CPC classification number: G11C16/14 , G11C11/5635 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/3445 , G11C29/42 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种能够提高动作可靠性的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括对第一存储单元至第四存储单元统一进行删除动作的控制部，控制部在进行删除动作时，将第一电压施加给第一字线，将比第一电压高的第二电压施加给第二字线，将第三电压施加给第三字线，将比第三电压高的第四电压施加给第四字线，并且所述第三电压比所述第二电压高。
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公开(公告)号：CN104916319A
公开(公告)日：2015-09-16
申请号：CN201410453093.3
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/06 , G11C16/08 , H01L27/115
CPC classification number: G11C16/10 , G11C11/5628 , G11C11/5671 , G11C16/0483 , G11C16/3459 , H01L27/11582
Abstract: 本发明提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置包括：第一至第四存储单元，积层在半导体基板的上方；第一至第四字线，分别连接于第一至第四存储单元的栅极；以及行解码器112，向第一至第四字线施加电压。行解码器112在向第一存储单元进行写入动作时，向第一字线施加第一编程电压，在向第二存储单元进行写入动作时，向第二字线施加所述第一编程电压，在向第三存储单元进行写入动作时，向第三字线施加第二编程电压，在向第四存储单元进行写入动作时，向第四字线施加所述第二编程电压。第二编程电压比第一编程电压高。
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公开(公告)号：CN104916317A
公开(公告)日：2015-09-16
申请号：CN201410452329.1
申请日：2014-09-05
Applicant: 株式会社东芝
Inventor： 白川政信
CPC classification number: G11C16/08 , G11C16/0483
Abstract: 本发明提供一种可提升动作性能的半导体存储装置及存储器控制器。实施方式的半导体存储装置包括存储单元、字线、及行解码器。行解码器在编程验证时，对连接于未编程存储单元的非选择字线施加第1电压VPVD。在读出时，对连接于未编程的存储单元的非选择字线WL4-7传送第1电压VPVD，对连接于已编程的存储单元的非选择字线WL0，2-3施加高于第1电压的第2电压VREAD。
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公开(公告)号：CN106531216A
公开(公告)日：2017-03-22
申请号：CN201610133653.6
申请日：2016-03-09
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种能够提升动作可靠性的存储器系统。一实施方式的存储器系统包括控制器、及半导体存储装置。在第1写入动作(PPP mode的选择ZN0)中，对第1列群ZN0写入数据。在第2写入动作(PPP mode的选择ZN3)中，对第2列群ZN3写入数据。半导体存储装置对于写入动作中的动作设定值，在第1写入动作(选择ZN0时)中使用第1设定值，在第2写入动作(选择ZN3时)中使用与所述第1设定值不同的第2设定值。
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