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公开(公告)号：CN104916320A
公开(公告)日：2015-09-16
申请号：CN201410453781.X
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115
CPC classification number: G11C16/14 , G11C11/5635 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/3445 , G11C29/42 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种能够提高动作可靠性的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括对第一存储单元至第四存储单元统一进行删除动作的控制部，控制部在进行删除动作时，将第一电压施加给第一字线，将比第一电压高的第二电压施加给第二字线，将第三电压施加给第三字线，将比第三电压高的第四电压施加给第四字线，并且所述第三电压比所述第二电压高。
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公开(公告)号：CN104916316A
公开(公告)日：2015-09-16
申请号：CN201410453807.0
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/04
CPC classification number: G11C16/0483 , G11C5/025 , G11C16/08 , G11C16/12 , G11C16/3459 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种可以抑制面积增加的半导体存储装置。实施方式的半导体存储装置包括第1、第2存储单元晶体管MT、第1、第2字线WL、第1、第2晶体管(50)、及第1、第2驱动电路(60)。第1存储单元晶体管MT设置在半导体基板上方且包括电荷累积层。第2存储单元晶体管MT设置在第1存储单元晶体管MT的上方且包括电荷累积层。第1、第2字线WL分别与第1、第2存储单元晶体管MT连接。第1、第2驱动电路(60)分别施加各自的电压到第1、第2字线WL。第1、第2晶体管(50)分别将第1、第2字线WL与第1、第2驱动电路(60)之间连接。第1晶体管(50)与第2晶体管(50)的尺寸不同。
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公开(公告)号：CN104347638A
公开(公告)日：2015-02-11
申请号：CN201410228255.3
申请日：2014-05-27
Applicant: 株式会社东芝
Inventor： 篠原广
IPC: H01L27/115
CPC classification number: H01L29/7926 , H01L27/1157 , H01L27/11575 , H01L27/11582
Abstract: 实施方式所涉及的非易失性存储装置具备设置在基底层之上的第1层叠电极、与所述第1层叠电极排列设置的第2层叠电极、贯通所述第1层叠电极的多个第1半导体层、以及贯通所述第2层叠电极的第2半导体层。进而，具备设置在所述第1层叠电极与所述第1半导体层之间、以及所述第2层叠电极与所述第2半导体层之间的存储器膜、以及设置在所述基底层与所述第1层叠电极之间、以及所述基底层与所述第2层叠电极之间的连结部。所述连结部与所述多个第1半导体层各自的一端以及所述第2半导体层的一端电连接。
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公开(公告)号：CN104347638B
公开(公告)日：2017-06-20
申请号：CN201410228255.3
申请日：2014-05-27
Applicant: 株式会社东芝
Inventor： 篠原广
IPC: H01L27/115
CPC classification number: H01L29/7926 , H01L27/1157 , H01L27/11575 , H01L27/11582
Abstract: 实施方式所涉及的非易失性存储装置具备设置在基底层之上的第1层叠电极、与所述第1层叠电极排列设置的第2层叠电极、贯通所述第1层叠电极的多个第1半导体层、以及贯通所述第2层叠电极的第2半导体层。进而，具备设置在所述第1层叠电极与所述第1半导体层之间、以及所述第2层叠电极与所述第2半导体层之间的存储器膜、以及设置在所述基底层与所述第1层叠电极之间、以及所述基底层与所述第2层叠电极之间的连结部。所述连结部与所述多个第1半导体层各自的一端以及所述第2半导体层的一端电连接。
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