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公开(公告)号：CN111373556B
公开(公告)日：2024-04-09
申请号：CN201880075199.0
申请日：2018-11-09
Applicant: 国际商业机器公司
Abstract: 当量子位在第一芯片上形成并且光学透射路径在第二芯片上形成时，形成量子位(量子位)倒装芯片组件。使用焊料凸块接合两个芯片。光学透射路径提供对第一芯片上的量子位的光学访问。
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公开(公告)号：CN111279497B
公开(公告)日：2023-12-26
申请号：CN201780096306.3
申请日：2017-12-21
Applicant: 国际商业机器公司
IPC: H10N60/01
Abstract: 一种涉及校正由连续阴影掩模蒸发产生的两个膜之间的重叠的面积的技术。执行以下至少一个过程：使用软件工具校正原始布局中的设计特征以生成校正后的布局，使得校正后的布局修改设计特征的形状；以及使用光刻工具校正原始布局中的设计特征以生成校正后的布局，使得校正后的布局修改设计特征的形状。使用光刻工具根据校正后的布局在晶片上的位置处图案化设计特征的修改后的形状。通过初始阴影掩模蒸发来沉积第一膜，并且通过后续阴影掩模蒸发来沉积第二膜，以在晶片上的位置处产生校正后的结，使得第一膜和第二膜具有重叠。
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公开(公告)号：CN111279497A
公开(公告)日：2020-06-12
申请号：CN201780096306.3
申请日：2017-12-21
Applicant: 国际商业机器公司
IPC: H01L39/24
Abstract: 一种涉及校正由连续阴影掩模蒸发产生的两个膜之间的重叠的面积的技术。执行以下至少一个过程：使用软件工具校正原始布局中的设计特征以生成校正后的布局，使得校正后的布局修改设计特征的形状；以及使用光刻工具校正原始布局中的设计特征以生成校正后的布局，使得校正后的布局修改设计特征的形状。使用光刻工具根据校正后的布局在晶片上的位置处图案化设计特征的修改后的形状。通过初始阴影掩模蒸发来沉积第一膜，并且通过后续阴影掩模蒸发来沉积第二膜，以在晶片上的位置处产生校正后的结，使得第一膜和第二膜具有重叠。
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Patent Agency Ranking
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公开(公告)号：CN111295678A
公开(公告)日：2020-06-16
申请号：CN201880070681.5
申请日：2018-10-19
Applicant: 国际商业机器公司
Abstract: 一种电容性耦合装置(超导C耦合器)包括从衬底的背侧穿过衬底到达衬底中的深度而被形成的沟槽，该深度基本上垂直于衬底的前侧上的制造平面，该深度小于衬底的厚度。超导材料作为连续导电通孔层被沉积在沟槽中，其中沟槽中通孔层的表面之间的空间保持从背侧可接近。在前侧上形成超导焊盘，超导焊盘与在前侧上被制造的量子逻辑电路元件耦合。在背侧上形成通孔层的延伸部。延伸部耦合到在背侧上被制造的量子读出电路元件。
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公开(公告)号：CN111201622B
公开(公告)日：2023-04-04
申请号：CN201780095757.5
申请日：2017-12-19
Applicant: 国际商业机器公司
IPC: H10N60/10
Abstract: 一种垂直q电容器(202,302,700,1100,1400,1800)包括穿过超导材料(402)的层(602,1302，1304)的衬底(400)中的沟槽(304，502,902,1202，1204，1602)。超导体沉积在沟槽(304,502,902,1202,1204,1602)中，在沟槽(304,502,902,1202,1204,1602)的第一表面上形成第一膜，在第二表面上形成第二膜，并且在第三表面上形成所述超导体的第三膜。所述第一表面和所述第二表面基本上平行，并且沟槽(304,502,902,1202,1204,1602)中的所述第三表面将所述第一表面和所述第二表面分开。通过蚀刻暴露所述第三膜下方的电介质。在所述第一膜和超导量子逻辑电路中的第一接触之间形成第一耦合，在所述第二膜和所述超导量子逻辑电路中的第二接触之间形成第二耦合。所述第一耦合和所述第二耦合使得所述第一膜和所述第二膜操作为垂直q电容器(202,302,700,1100,1400,1800)，所述垂直q电容器(202,302,700,1100,1400,1800)将所述超导量子逻辑电路中的数据的完整性保持在阈值水平内。
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