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公开(公告)号：CN109841528A
公开(公告)日：2019-06-04
申请号：CN201810807054.7
申请日：2018-07-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
Abstract: 本公开披露了一种半导体装置的形成方法。本公开的实施例大体上涉及外延方式，其用以形成半导体装置，例如n型通道装置中的源极/漏极区。在一示例中，半导体装置的形成方法包括在基板上形成主动区。主动区包括源极/漏极区。源极/漏极区的形成步骤包括：沿着主动区中的凹陷部的下表面与侧表面形成阻障区。阻障区包括第一掺质浓度的砷。源极/漏极区的形成步骤还包括在凹陷部中的阻障区上形成外延材料。外延材料包括第二掺质浓度的磷。
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公开(公告)号：CN108122775B
公开(公告)日：2020-12-11
申请号：CN201710963927.9
申请日：2017-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 实施例是一种方法，包括：形成衬底的凸起部分；在衬底的凸起部分上形成鳍，围绕鳍形成隔离区域，隔离区域的第一部分位于邻近的鳍之间的衬底的凸起部分的顶面上，在鳍上方形成栅极结构，并且在栅极结构的相对侧上形成源极/漏极区域，其中，形成源极/漏极区域包括：在邻近栅极结构的鳍上外延生长第一外延层，回蚀刻第一外延层，在蚀刻的第一外延层上外延生长第二外延层，以及回蚀刻第二外延层，蚀刻的第二外延层具有非小平面式顶面，蚀刻的第一外延层和蚀刻的第二外延层形成源极/漏极区域。本发明的实施例还涉及FET和形成FET的方法。
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公开(公告)号：CN119855184A
公开(公告)日：2025-04-18
申请号：CN202411953240.3
申请日：2024-12-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开实施例提供了半导体器件及其形成方法。根据本公开的一个实施例的方法包括：在衬底上方形成与牺牲层交错的沟道层的堆叠件；图案化堆叠件以形成鳍形结构；在鳍形结构上方形成伪栅极堆叠件；使鳍形结构凹进以形成源极/漏极沟槽；使牺牲层部分凹进以形成内部间隔件凹槽；在内部间隔件凹槽中形成内部间隔件；在内部间隔件的表面上选择性沉积偏析防止层；以及在源极/漏极沟槽中形成外延部件。内部间隔件的表面包括暴露在源极/漏极沟槽中的第一表面和面向沟道层中的相邻一个的第二表面。偏析防止层的部分堆叠在内部间隔件和外延部件之间。
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公开(公告)号：CN114038899B
公开(公告)日：2024-08-27
申请号：CN202111128744.8
申请日：2021-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 一种制造半导体器件的方法，包括：在衬底上方形成鳍结构；在鳍结构上方形成牺牲栅极结构；以及蚀刻鳍结构的源极/漏极(S/D)区域以形成S/D凹槽。鳍结构包括交替堆叠的第一半导体层和第二半导体层。该方法还包括：在S/D凹槽中沉积绝缘介电层；在绝缘介电层的底部上方沉积蚀刻保护层；以及部分去除绝缘介电层。该方法还包括在S/D凹槽中生长外延S/D部件。绝缘介电层的底部介于外延S/D部件和衬底之间。本申请的实施例涉及多栅极半导体器件及半导体器件的其形成方法。
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公开(公告)号：CN113540247A
公开(公告)日：2021-10-22
申请号：CN202110660126.1
申请日：2021-06-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 一种半导体装置包含：自基板延伸的第一鳍片和第二鳍片以及外延源极/漏极区域。外延源极/漏极区域包含成长在第一鳍片上的第一部分和成长在第二鳍片上的第二部分，且第一部分和第二部分在合并边界处连接。外延源极/漏极区域还包含：自与外延源极/漏极区域的最高点齐平的位置延伸至与合并边界的最高点齐平的位置的第一子区域、自与合并边界的最高点齐平的位置延伸至与合并边界的最低点齐平的位置的第二子区域、以及自与合并边界的最低点齐平的位置延伸至与STI区域的顶表面齐平的位置的第三子区域，其中第三子区域具有第三高度，且其中第一高度小于第三高度，且第二高度小于第三高度。
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Patent Agency Ranking
公开(公告)号：CN108122775A
公开(公告)日：2018-06-05
申请号：CN201710963927.9
申请日：2017-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 实施例是一种方法，包括：形成衬底的凸起部分；在衬底的凸起部分上形成鳍，围绕鳍形成隔离区域，隔离区域的第一部分位于邻近的鳍之间的衬底的凸起部分的顶面上，在鳍上方形成栅极结构，并且在栅极结构的相对侧上形成源极/漏极区域，其中，形成源极/漏极区域包括：在邻近栅极结构的鳍上外延生长第一外延层，回蚀刻第一外延层，在蚀刻的第一外延层上外延生长第二外延层，以及回蚀刻第二外延层，蚀刻的第二外延层具有非小平面式顶面，蚀刻的第一外延层和蚀刻的第二外延层形成源极/漏极区域。本发明的实施例还涉及FET和形成FET的方法。
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公开(公告)号：CN116504807A
公开(公告)日：2023-07-28
申请号：CN202310315321.X
申请日：2023-03-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 一种半导体装置及其制造方法，半导体装置包含在基材上的第一纳米结构及与第一纳米结构相邻的第一源极/漏极区域。第一源极/漏极区域包含覆盖第一纳米结构的第一侧壁的第一磊晶层。第一磊晶层具有第一浓度的第一掺质。在剖面视图中，相对于第一纳米结构的第一侧壁，第一磊晶层具有圆凸状轮廓。在剖面视图中，第一源极/漏极区域还包含覆盖第一磊晶层的圆凸状轮廓的第二磊晶层。第二磊晶层具有第二浓度的第一掺质，且第二浓度不同于第一浓度。
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公开(公告)号：CN115513138A
公开(公告)日：2022-12-23
申请号：CN202210304748.5
申请日：2022-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 一种半导体装置及其形成方法，形成半导体的方法包括在突出于基板的第一半导体鳍片中形成第一凹槽，且在突出于基板第一半导体鳍片的第二半导体鳍片中形成第二凹槽，并在第一凹槽及第二凹槽中形成源极/漏极区。形成源极/漏极区包括在第一凹槽中形成第一层的第一部分及在第二凹槽中形成第一层的第二部分，通过流动第一前驱物在第一层上形成第二层，及通过流动第二前驱物在第二层上形成第三层，第三层为单一连续材料。
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公开(公告)号：CN114864499A
公开(公告)日：2022-08-05
申请号：CN202210113669.6
申请日：2022-01-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238
Abstract: 一种半导体结构的形成方法，此处公开多栅极装置与其制作方法。例示性的方法包括形成半导体堆叠于基板上，其中半导体堆叠包括交错的第一半导体层与第二半导体层，且第一半导体层的组成不同于第二半导体层的组成；图案化半导体堆叠以形成半导体鳍状物；形成介电鳍状物以与半导体鳍状物相邻；形成第一栅极堆叠于半导体鳍状物与介电鳍状物上；蚀刻至源极/漏极区中的半导体鳍状物的一部分，以形成源极/漏极凹陷；以及外延成长源极/漏极结构于源极/漏极凹陷中，以定义跨越源极/漏极结构的侧壁与介电鳍状物的侧壁之间的气隙。
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公开(公告)号：CN113113408A
公开(公告)日：2021-07-13
申请号：CN202110184580.4
申请日：2021-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开提供一种半导体装置。半导体装置包括鳍片、栅极堆叠、栅极间隔物、外延源极/漏极区及接触插塞。鳍片延伸自基板；栅极堆叠位于鳍片的侧壁上且沿着鳍片的侧壁；栅极间隔物，沿着栅极堆叠的侧壁；外延源极/漏极区位于鳍片中且邻近栅极间隔物，外延源极/漏极区包括第一外延层、第二外延层。第一外延层位于鳍片上，第一外延层包括硅及砷；第二外延层位于第一外延层上，第二外延层包括硅及磷，第一外延层将第二外延层与鳍片分隔；接触插塞位于第二外延层上。
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