-
公开(公告)号：CN109314116B
公开(公告)日：2019-10-01
申请号：CN201880001051.2
申请日：2018-07-20
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11578
摘要： 公开了用于形成三维(3D)存储器件的方法的实施例。在示例中，将外围设备形成在第一衬底上。在第一衬底上的外围设备之上形成第一互连层。在第二衬底上形成包括多个电介质/牺牲层对和多个存储器串的电介质堆叠层，每个存储器串垂直延伸穿过电介质堆叠层。在第二衬底上的存储器串之上形成第二互连层。将第一衬底和第二衬底键合，使得第一互连层在第二互连层之下并与第二互连层接触。在键合之后，将第二衬底减薄。通过用多个导体层替换电介质/牺牲层对中的牺牲层，将存储堆叠层形成在减薄的第二衬底之下并包括多个导体/电介质层对。
-
公开(公告)号：CN109196645B
公开(公告)日：2019-09-10
申请号：CN201880000837.2
申请日：2018-06-08
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11582
摘要： 公开了一种用于形成3D存储器件的沟道孔结构的方法。所述方法包括：在衬底上形成第一交替电介质堆叠层和第一绝缘层；在穿透第一绝缘层和第一交替电介质堆叠层的第一沟道孔中形成第一沟道结构；在第一绝缘层中形成牺牲堆栈间插塞；在牺牲堆栈间插塞上形成第二交替电介质堆叠层；形成穿透第二交替电介质堆叠层并且暴露牺牲堆栈间插塞的部分的第二沟道孔；去除牺牲堆栈间插塞以形成腔；以及在所述腔中形成堆栈间沟道插塞，并在所述第二沟道孔中形成第二沟道结构，所述堆栈间沟道插塞接触所述第一沟道结构和所述第二沟道结构。
-
公开(公告)号：CN110140213A
公开(公告)日：2019-08-16
申请号：CN201880005575.9
申请日：2018-03-02
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11578 , H01L27/1157 , H01L27/11551
摘要： 公开了三维(3D)存储器件(200)及其制作方法。NAND存储器件(200)包括衬底(202)、在衬底(202)上的多个NAND串(230)、在NAND串(230)上的一或多个外围器件、在周边组件上方的单晶硅层、以及在外围器件与NAND串(230)之间的一个或多个互连层。NAND存储器件(200)包括键合接口(219)，阵列互连层与外围互连层在所述接口处接触。
-
公开(公告)号：CN110121779A
公开(公告)日：2019-08-13
申请号：CN201880005615.X
申请日：2018-03-01
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11578 , H01L27/11524
摘要： 公开了三维(3D)存储器器件的实施例及用于形成该3D存储器器件的方法。在一个示例中，NAND存储器器件包括衬底、一个或多个在衬底上的外围器件、多个在该一个或多个外围器件上的NAND串、在NAND串上方且与其接触的单晶硅层、以及形成于外围器件以及NAND串之间的互连层。在某些实施例中，NAND存储器器件包括键合界面，阵列互连层在该键合界面处接触外围互连层。
-
公开(公告)号：CN109196643A
公开(公告)日：2019-01-11
申请号：CN201880000865.4
申请日：2018-06-12
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157
摘要： 公开了三维存储器件的方法和结构。在示例中，存储器件包括设置在衬底上的第一交替导体/电介质堆叠层和设置在第一交替导体/电介质堆叠层之上的碳化硅层。第二交替导体/电介质堆叠层设置在碳化硅层上。存储器件包括相对于衬底的表面正交地延伸通过第一交替导体/电介质堆叠层并且处于设置在多个凹陷中的外延生长材料之上的一个或多个第一结构，以及相对于衬底的表面正交地延伸通过第二交替导体/电介质堆叠层的一个或多个第二结构。一个或多个第二结构在一个或多个第一结构中的对应结构之上大体上对准。
-
公开(公告)号：CN107658317B
公开(公告)日：2019-01-01
申请号：CN201710831396.8
申请日：2017-09-15
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11578 , H01L27/1157 , H01L27/11551 , H01L27/11524
摘要： 一种半导体装置及其制备方法，所述半导体装置由下到上依次包括：硅衬底；形成在所述硅衬底上方的一个或多个NAND串；形成在所述NAND串上方的一个或多个外围器件；形成在所述一个或多个外围器件上方的单晶硅层，和形成在所述一个或多个外围器件和一个或多个NAND串之间的一个或多个第一互联层。外围器件和阵列器件通过粘结界面结合。本发明通过将阵列器件和外围器件的制作分开，能够避免两个器件制造时互相影响对方的制作过程，因此解决了现有技术中后面的层的制作受前面的层制作后温度限制的问题，从而获得了良好的外围器件性能。另外由于外围器件叠加在阵列器件之上，实现了高器件密度。
-
公开(公告)号：CN109075169A
公开(公告)日：2018-12-21
申请号：CN201880000655.5
申请日：2018-05-03
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11565 , H01L27/11573 , H01L27/11578 , H01L23/48
摘要： 公开了三维(3D)存储器件的互连结构和形成互连结构的方法的实施例。在示例中，3D NAND存储器件包括半导体衬底、设置于半导体衬底上的交替堆叠层、以及在衬底的隔离区域上的垂直延伸通过交替堆叠层的电介质结构。此外，交替堆叠层邻接电介质结构的侧壁表面，并且电介质结构由电介质材料形成。3D存储器件额外包括垂直延伸通过电介质结构和隔离区域的一个或多个贯穿阵列触点，以及垂直延伸通过交替堆叠层的一个或多个沟道结构。
-
公开(公告)号：CN109003983A
公开(公告)日：2018-12-14
申请号：CN201810796712.7
申请日：2018-07-19
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11573 , H01L27/11582
摘要： 本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括若干层间隔设置的栅极导体，所述栅极导体由栅线缝隙分割为多个栅线；贯穿所述叠层结构的多个沟道柱；以及位于所述栅线缝隙中的导电通道和绝缘层，所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，其中，所述3D存储器件还包括阻挡层，所述阻挡层位于所述栅线邻近所述导电通道的端部与绝缘层之间。该3D存储器件中的阻挡层可以避免残留的前驱气体形成缝隙导致栅极导体与导电通道短接，从而提高3D存储器件的良率和可靠性。
-
公开(公告)号：CN108711572A
公开(公告)日：2018-10-26
申请号：CN201810714018.6
申请日：2018-06-29
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/115 , H01L27/11573 , H01L27/11578
CPC分类号： H01L27/115 , H01L27/11573 , H01L27/11578
摘要： 本发明涉及一种三维存储器及其制造方法。该方法包括以下步骤：提供半导体结构，所述半导体结构具有核心区和阶梯区，且包括衬底和位于所述衬底上的堆叠层；在所述阶梯区上形成掩模图案，所述掩模图案包括分离的第一掩模层和第二掩模层；使用所述掩模图案去除所述堆叠层的预定厚度，而在所述第一掩模层的第一边缘和所述第二掩模层的四周形成初始阶梯；修整所述掩模图案，使所述第一掩模层的第一边缘向靠近所述核心区的方向缩小，且使所述第二掩模层从四周向中心缩小；以及使用修整后的掩模图案去除所述堆叠层的预定厚度，而在所述初始阶梯的位置形成第一阶梯，且在所述第一掩模层的第一边缘和所述第二掩模层的四周形成第二阶梯。
-
公开(公告)号：CN107482013B
公开(公告)日：2018-09-18
申请号：CN201710751281.8
申请日：2017-08-28
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11556 , H01L27/11582
摘要： 本发明公开了一种三维存储器及其形成方法，属于半导体技术领域。所述方法包括：提供主体结构，主体结构包括衬底，形成于衬底上的叠层结构；在叠层结构上形成顶层选择门和沟道通孔，使每个顶层选择门对应预设列的沟道通孔；对沟道通孔进行填充形成立柱，至与叠层结构的上表面齐平；刻蚀叠层结构至露出立柱顶部，并对露出的立柱顶部进行修剪形成塞结构；形成覆盖塞结构的门极层，及覆盖门极层的第一氧化物层。本发明中的方法，形成的三维存储器的单位单元(Unit Cell)为8列交错排布的沟道通孔，缩小了占用面积，进而降低了晶片的尺寸需求，减小了三维存储器的体积及其制作成本。
-
-
-
-
-
-
-
-
-
搜索结果
131 条记录 (耗时 0.038 秒)
