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公开(公告)号：CN111739932A
公开(公告)日：2020-10-02
申请号：CN202010579128.3
申请日：2020-06-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/10 , H01L23/532 , H01L29/786 , H01L21/78 , H01L21/67
Abstract: 本发明涉及一种柔性器件及其制备方法，包括电极区、粘合层、柔性基底、器件区、柔性导线，其中所述器件区上表面覆盖保护层。本发明实现了柔性器件的浮空，避免了衬底形变对器件的影响，提高器件的可靠性和稳定性，实现了更大的延展性和可弯曲性。
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公开(公告)号：CN111725204A
公开(公告)日：2020-09-29
申请号：CN201910650174.5
申请日：2019-07-18
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明涉及一种具有双向SCR结构的ESD保护器件，包括：第一N阱、第二N阱、P阱和多晶硅层；利用所述多晶硅层进行隔离，通过所述第一P+注入区、所述第一N阱、所述P阱和所述第二N+注入区构成SCR1通路，以及通过所述第三P+注入区、所述第二N阱、所述P阱和所述第四N+注入区构成SCR2通路，所述SCR1通路和所述SCR2通路为芯片在各个方向的脉冲均提供了保护，本发明所述保护器件实现了单器件对于输入/输出端口的双向ESD保护，减少了完整ESD保护电路所需的器件数，版图面积大大缩减，降低了相应的寄生效应，另外，对于输出信号幅度高于电源电压或低于地线电压的电路，由于存在反偏PN结，亦不会出现漏电。
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公开(公告)号：CN111403470A
公开(公告)日：2020-07-10
申请号：CN201910743314.3
申请日：2019-08-13
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明公开了一种基于SOI工艺的晶闸管器件及静电保护电路，涉及集成电路技术领域。本发明通过在阱区上形成自对准栅极，分别将第一P型导电区与第一N型导电区、第一N型导电区与第二N型导电区进行隔离，使得晶闸管器件内部形成寄生PNP管和寄生NPN管，当NPN管导通时，PNP管也随之导通，进而触发晶闸管，泄放ESD电流，对其他被保护电路起到保护作用。本发明的晶闸管器件的触发电压由第一N型导电区与P阱区形成的反向PN结的反向击穿电压决定，本发明的晶闸管器件的触发电压低于现有技术中的晶闸管的触发电压，因此本发明的基于SOI工艺的晶闸管器件能够提供更加有效的ESD保护性能。
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公开(公告)号：CN111403381A
公开(公告)日：2020-07-10
申请号：CN201910773025.8
申请日：2019-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本申请实施例公开的一种静电保护结构及静电保护电路，包括衬底、电阻、二极管组件和第一阱区；二极管组件和第一阱区均设置于所述衬底上；第一阱区为低压阱区；第一阱区包括第一掺杂区、第一绝缘区、第二掺杂区、第二绝缘区和第三掺杂区；第一绝缘区用于隔离第一掺杂区与第二掺杂区，第二绝缘区用于隔离第二掺杂区与第三掺杂区；第一绝缘区与第二绝缘区跨接引出高压栅极端；第一掺杂区与第三掺杂区跨接引出源极端，源极端接地；第二掺杂区引出漏极端；电阻的第一端与栅极端连接，电阻的第二端接地。基于本申请实施例，通过在栅极端串接电阻，与漏极端-栅极端间寄生的耦合电容形成电容耦合效应，提高静电保护结构的导通均匀性。
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公开(公告)号：CN108122904B
公开(公告)日：2020-07-10
申请号：CN201711223054.4
申请日：2017-11-29
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种ESD保护结构，包括：第一NMOS管，其栅极接一低压电源端；第二NMOS管，其栅极和源极接地，漏极接所述第一NMOS管的源极；以及至少一个二极管，串联在一高压输入端与所述第一NMOS管的漏极之间。本发明通过将现有单个NMOS改成串联NMOS，同时集成二极管，从而对于高压PAD可以得到和普通低压NMOS相近的ESD保护性能，大大提高了其ESD保护能力，同时低压NMOS的栅极又不会因为一直工作在高压下而发生失效。
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Patent Agency Ranking
公开(公告)号：CN111220819A
公开(公告)日：2020-06-02
申请号：CN202010058948.8
申请日：2020-01-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01Q30/20
Abstract: 本发明涉及材料样品制备技术领域，特别涉及一种聚焦离子束切割制样方法。该方法包括：在经过预处理的样品薄片的表面沉积保护层，得到第一试样；确定所述第一试样的切割中心的位置；其中，所述切割中心为目标结构的定位中心；对所述第一试样进行切割。本申请实施例所述的聚焦离子束切割制样方法，在样品薄片的表面沉积保护层，有利于在制样过程中保护目标结构的完整性，通过确定目标结构的定位中心为切割中心，确保最终得到的样品中包含目标结构，提高制样成功率。
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公开(公告)号：CN111091855A
公开(公告)日：2020-05-01
申请号：CN201811243175.X
申请日：2018-10-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/412
Abstract: 本发明提供一种基于静态随机储存单元阵列的单粒子翻转检测电路及方法，包括：提供一SRAM版图；对所述SRAM版图进行后道布线，将所述SRAM版图中存储单元的器件连接成单粒子翻转检测电路；基于所述单粒子翻转检测电路的输出信号监测单粒子效应敏感区域；其中，所述单粒子翻转检测电路包括由至少两个SRAM存储单元中的器件连接形成的环形振荡器。本发明完全保持SRAM版图布局，只需修改后道器件的连接关系；电路为自激振荡模式，无需增加复杂的检测电路，不需使用复杂的测试系统。也不需要额外开发测试程序；可以把输出直接连接到示波器，测试的过程中可以实时监控单粒子效应敏感区域，从而方便快捷的实现SRAM SEU检测。
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公开(公告)号：CN108494400A
公开(公告)日：2018-09-04
申请号：CN201810146750.8
申请日：2018-02-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种锁相环电路单粒子敏感性的量化评估方法，其包括：步骤S1，通过电路仿真或示波器测试，获得锁相环在被辐照前的输出波形；步骤S2，对所述锁相环进行单粒子效应仿真或实验，捕获所述锁相环在被辐照后的输出波形；步骤S3，计算获得所述锁相环在被辐照前的相位偏移和所述锁相环在被辐照后的相位偏移；步骤S4，累加获得所述锁相环在被辐照前的累积相位偏移和所述锁相环在被辐照后的累积相位偏移；步骤S5，计算获得累积相位抖动；步骤S6，将所述累积相位抖动等效为一个阶跃响应，利用所述阶跃响应的稳定值量化评估锁相环电路的单粒子敏感性。本发明通过提出累计相位抖动的指标，实现了锁相环电路单粒子敏感性的全面量化评估。
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公开(公告)号：CN107508578A
公开(公告)日：2017-12-22
申请号：CN201710592400.X
申请日：2017-07-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K3/013 , H03K3/35 , H03K19/003
CPC classification number: H03K3/013 , H03K3/35 , H03K19/00315 , H03K19/00338
Abstract: 本发明涉及一种基于SOI工艺的D触发器电路，包括时钟信号单元、输入级延迟单元、第一双互锁存储单元、第二双互锁存储单元和输出判定级单元，所述时钟信号单元的输入端与时钟信号输入端CK相连，输出端有两个分别与输入级延迟单元、第一双互锁存储单元和第二双互锁存储单元相连；所述输入级延迟单元的输入端与数据信号输入端D相连，输出端与第一双互锁存储单元的输入端相连；所述第一双互锁存储单元的输出端经过中间传输逻辑单元与第二双互锁存储单元的输入端相连，所述第二双互锁存储单元的输出端与输出判定级单元的输入端相连，所述输出判定级单元的输出端分别与第一输出端Q和第二输出端QN相连。本发明具有抗辐射效应，且能够减小面积。
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公开(公告)号：CN1315194C
公开(公告)日：2007-05-09
申请号：CN200410017239.6
申请日：2004-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及了一种双埋层结构的绝缘体上的硅材料、制备及用途。其特征在于：具有双埋层结构，下埋层为连续的绝缘埋层，上埋层为不连续的图形化绝缘埋层。在存在上埋层的SOI局部区域，顶层硅的厚度为0.05～0.4μm，而在不存在上埋层的SOI局部区域，顶层硅的厚度为0.6～20μm，制备方法是以注氧隔离技术制备的具有连续埋层的SOI材料为衬底，硅气相外延生长获得较厚的单晶硅层，再采用图形化SIMOX工艺得到不连续的上埋层结构，或再结合反应离子刻蚀技术以及硅选择性外延工艺将上埋层结构的连续状况转变为不连续的。所制备的材料为SOI光电子器件的单片集成提供了衬底材料。
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