公开(公告)号：CN108538828A

公开(公告)日：2018-09-14

申请号：CN201810171566.9

申请日：2018-03-01

Applicant: 三星电子株式会社

Inventor： 赖安·M·哈彻 ,  瑞克·森古普塔 ,  克里斯·鲍恩

IPC: H01L27/02 ,  H03K19/20 ,  H03K19/21

CPC classification number: H01L29/78391 ,  H01L27/1104 ,  H03K19/20 ,  H01L27/02 ,  H03K19/215

Abstract: 本发明提供了一种集成电路、包括逻辑门的电路和单极数字逻辑系统。具有第一极性的沟道的铁电场效应晶体管在电路中与具有相同极性的沟道的简单场效应晶体管组合以形成逻辑门和/或存储器单元。

公开(公告)号：CN108257960A

公开(公告)日：2018-07-06

申请号：CN201710849991.4

申请日：2017-09-20

Applicant: 联华电子股份有限公司

Inventor： 黄莉萍 ,  黄俊宪 ,  郭有策 ,  龙镜丞

IPC: H01L27/11 ,  H01L23/528

CPC classification number: H01L27/1104 ,  G11C7/02 ,  G11C7/14 ,  G11C7/22 ,  G11C11/4125 ,  H01L27/02 ,  H01L27/092 ,  H01L27/0924 ,  H01L27/105 ,  H01L27/1116 ,  H01L23/5286

Abstract: 本发明公开一种静态随机存取存储元件。此静态随机存取存储元件是由存储单元中两个作为载入晶体管的P通道栅极、两个作为驱动晶体管的N通道栅极、以及两个作为存取晶体管的N通道栅极所组成。作为存取晶体管的N通道栅极附近会设置一虚置栅极，该两者间隔有一位线节点，其中该虚置栅极是经由一金属层电连接到一接地电压。

公开(公告)号：CN105226055B

公开(公告)日：2018-06-01

申请号：CN201510738246.3

申请日：2015-11-03

Applicant: 京东方科技集团股份有限公司 ,  北京京东方光电科技有限公司

Inventor： 裴晓光 ,  刘冲 ,  肖志莲 ,  赵海生 ,  彭志龙

IPC: H01L27/12 ,  H01L21/77

CPC classification number: H01L27/1244 ,  H01L21/77 ,  H01L27/02 ,  H01L27/0251 ,  H01L27/12 ,  H01L27/1222 ,  H01L27/124 ,  H01L27/1255 ,  H01L27/1262 ,  H01L27/127 ,  H01L29/66765 ,  H01L29/78669

Abstract: 本发明提供了一种阵列基板及制作方法、显示面板及显示装置，属于显示技术领域。其中，阵列基板的制作方法包括：在衬底基板上形成多个相互独立的、包括有端部的第一金属层图形，所述端部位于所述阵列基板的非显示区域；在所述第一金属层图形上形成绝缘层；沉积第二金属层之前，在所述绝缘层上形成与所述端部对应的半导体图形。本发明的技术方案能够减少尖端放电导致的GOA单元损坏，提高显示产品的良品率。

公开(公告)号：CN107808826A

公开(公告)日：2018-03-16

申请号：CN201711012469.7

申请日：2017-10-26

Applicant: 京东方科技集团股份有限公司

Inventor： 王国英 ,  宋振 ,  陈江博

IPC: H01L21/336 ,  H01L29/786 ,  H01L27/02

CPC classification number: H01L29/66742 ,  H01L27/02 ,  H01L29/786

Abstract: 本发明涉及显示技术领域，公开一种底发射顶栅自对准薄膜晶体管的制备方法，包括在衬底基板上依次形成遮光层、覆盖遮光层的第一缓冲层以及沉积有源层，还包括：在有源层上沉积第一金属层，采用双色调掩膜版图案化有源层和第一金属层以通过一次构图工艺形成有源岛和金属缓冲层；在金属缓冲层上形成源漏电极；既无需对有源层进行导体化，又有效的减少了沟道区与源漏电极之间的寄生电阻，并未增加掩膜版个数，简化了器件的工艺过程，节省了生产成本，金属缓冲层遮光层配合以有效的隔绝光对沟道区和LDD区的影响，改善顶栅器件的光照稳定性，避免了显示时出现残像等问题，提高工艺制程的效率和产品良率。

公开(公告)号：CN104465566B

公开(公告)日：2018-01-02

申请号：CN201410417592.7

申请日：2014-08-22

Applicant: 英飞凌科技股份有限公司

Inventor： G.比尔 ,  E.菲尔古特 ,  J.赫格尔 ,  O.霍尔费尔德 ,  P.坎沙特

IPC: H01L23/48 ,  H01L21/60 ,  H01L21/58

CPC classification number: H01L21/78 ,  H01L21/4875 ,  H01L21/56 ,  H01L21/563 ,  H01L21/565 ,  H01L22/10 ,  H01L22/14 ,  H01L23/051 ,  H01L23/31 ,  H01L23/522 ,  H01L24/96 ,  H01L25/072 ,  H01L25/115 ,  H01L27/02 ,  H01L2224/04105 ,  H01L2224/06181 ,  H01L2224/2518 ,  H01L2924/12042 ,  H01L2924/1301 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00

Abstract: 本发明涉及半导体装置、制造多个芯片组件和制造半导体装置的方法。公开了具有上接触板、下接触板和多个芯片组件的半导体装置。每个芯片组件具有：有半导体本体的半导体芯片，该半导体本体具有上侧和与上侧相对的下侧；上侧上的上主电极；下侧上的下主电极；导电的上和下补偿小板，分别被布置在上和下主电极的背离半导体本体的侧上并且借助上和下连接层与上和下主电极以材料决定的方式并且导电连接；以及介电填料，在侧面环绕地环状地包围半导体芯片，使得上和下补偿小板的背离半导体本体的侧分别不完全被填料覆盖。每个芯片组件被布置在上和下接触板之间，使得在该芯片组件中上和下补偿小板的背离半导体本体的侧分别电并且机械接触上和下接触板。

公开(公告)号：CN107393869A

公开(公告)日：2017-11-24

申请号：CN201710266873.0

申请日：2017-04-21

Applicant: 德州仪器公司

Inventor： 蔡金宇 ,  伊姆兰·汗 ,  吴小菊

IPC: H01L21/77 ,  H01L27/02

CPC classification number: H01L29/7816 ,  H01L21/761 ,  H01L21/76202 ,  H01L21/76224 ,  H01L29/0619 ,  H01L29/0649 ,  H01L29/0696 ,  H01L29/1045 ,  H01L29/1087 ,  H01L29/42368 ,  H01L29/66568 ,  H01L29/66681 ,  H01L29/7833 ,  H01L21/77 ,  H01L27/02

Abstract: 本发明提供一种p沟道漏极延伸金属氧化物半导体DEPMOS装置(100)，其包含经掺杂表面层(115)、在所述经掺杂表面层内界定n阱长度及宽度方向的至少一个n阱指形件(1201)。第一p阱(125a)位于所述n阱指形件的一侧上、包含p+源极(126)，且第二p阱(125b)位于所述n阱指形件的相对侧上、包含p+漏极(136)。栅极堆叠界定所述n阱指形件的在所述源极(126)与漏极(136)之间的沟道区域(120a)。场电介质层(111)位于所述经掺杂表面层的一部分上，所述部分界定有源区边界、包含第一有源区(140)，所述第一有源区(140)具有包含沿着所述宽度方向的第一有源区边界(WD边界)(140a1)的第一有源区边界(140a)。所述n阱指形件包含位于所述WD边界(140a1)的一部分上方的掺杂降低指形件边缘区域(160)。

公开(公告)号：CN106971975A

公开(公告)日：2017-07-21

申请号：CN201611085479.9

申请日：2016-11-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘晓萍 ,  林睿哲 ,  李亚莲 ,  许宏彰 ,  林圣轩 ,  高研硕 ,  苏鸿文 ,  蔡明兴 ,  章勋明

IPC: H01L21/77 ,  H01L27/02

CPC classification number: H01L21/823475 ,  H01L21/3083 ,  H01L21/823425 ,  H01L29/41783 ,  H01L29/66515 ,  H01L29/6653 ,  H01L29/66553 ,  H01L29/78 ,  H01L27/02 ,  H01L21/77

Abstract: 本公开的实施例提供一种制造半导体装置的方法。该方法包括：形成第一栅极堆叠于基底上方。第一栅极堆叠包括栅极电极、设置于栅极电极上方的第一硬掩模(HM)及沿着第一栅极堆叠的侧壁的侧壁间隔物。该方法亦包括：形成第一介电层于第一栅极堆叠上方；形成第二硬掩模于第一硬掩模及侧壁间隔物的顶表面上方；形成第二介电层于第二硬掩模及第一介电层上方；及移除第二介电层及第一介电层以形成沟槽并暴露基底的一部分，而第二硬掩模设置于第一栅极堆叠上方。

公开(公告)号：CN106099892A

公开(公告)日：2016-11-09

申请号：CN201610662469.0

申请日：2016-08-12

Applicant: 京东方科技集团股份有限公司 ,  合肥鑫晟光电科技有限公司

Inventor： 鲁文武 ,  闫冰冰 ,  刘媛媛 ,  魏雪琴

IPC: H02H9/04 ,  H01L27/02

CPC classification number: G02F1/136204 ,  H01L27/02 ,  H01L27/0288 ,  H01L27/1244 ,  H01L31/167 ,  H02H9/04 ,  H02H9/045 ,  H01L27/0251

Abstract: 本发明公开了一种静电释放保护电路、阵列基板和显示装置，其中静电释放保护电路包括：瞬态抑制电路，用于接收待处理信号，释放所述待处理信号中静电产生的瞬时高压，从而得到第一处理信号；以及隔离模块，电性连接于所述瞬态抑制电路的后端，用于隔离第一处理信号中瞬时高压被释放后的残压，从而得到第二处理信号。待处理信号中有静电释放进入时，该静电保护电路可以使静电产生的瞬时高压通过瞬态抑制电路释放掉，并用隔离模块隔离之后的残压，从而避免了静电产生的高电压对栅极链接驱动走线造成损坏。该保护电路可应用于显示装置领域。

公开(公告)号：CN106024777A

公开(公告)日：2016-10-12

申请号：CN201610169094.4

申请日：2016-03-23

Applicant: 拉碧斯半导体株式会社

Inventor： 长友茂

IPC: H01L27/02 ,  H01L27/088 ,  H03K19/0175 ,  H03K19/00

CPC classification number: G05F1/10 ,  G05F1/46 ,  H03K17/102 ,  H03K17/22 ,  H03K17/223 ,  H01L27/02 ,  H01L27/088 ,  H03K19/00 ,  H03K19/017545

Abstract: 本发明提供一种不具备复杂的电路结构，而能够起动不同的驱动电压的被驱动用半导体装置的半导体装置以及电源供给方法。控制用半导体装置(10)具备：端子(T1)，其连接直至输出动作可能电压VB以上的电压的时间随外部环境而变动的电源(1)；调节器(4)，其被从端子(T1)供给电源；端子(T4)，其向被驱动用半导体装置(20)供给电源；开关(SW1)，其控制调节器(4)与端子(T4)的连接；二极管(D1)以及(D2)，其被从端子(T1)供给电源，并向端子(T4)供给电压，在从端子(T1)供给的电源的电压比动作可能电压VB低的情况下，使开关(SW1)断开。

公开(公告)号：CN106024689A

公开(公告)日：2016-10-12

申请号：CN201610034162.6

申请日：2016-01-19

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  坂本圭司 ,  国嶋浩之

IPC: H01L21/683 ,  H01L27/02 ,  H01L21/027

CPC classification number: G02B6/1347 ,  G02B6/12004 ,  G02B6/122 ,  G02B6/136 ,  G02B2006/12061 ,  G02B2006/121 ,  G02F1/025 ,  H01L23/562 ,  H01L21/6831 ,  H01L21/027 ,  H01L27/02

Abstract: 本发明提供半导体器件及其制造方法，不出现不良情况地使SOI晶片相对于半导体制造装置所具备的静电卡盘吸附、脱离。在构成SOI晶片的绝缘膜(CL)上形成了由半导体层(SL)构成的矩形光波导(PO)、光相位移位器(PS)以及光调制器(PC)后，将在SOI晶片的背面形成的背面绝缘膜去除。在俯视图中不与矩形光波导(PO)、光相位移位器(PS)以及光调制器(PC)重叠的位置，在绝缘膜(CL)上形成自绝缘膜(CL)的上表面起具有第一深度的多个槽(TR)。由此，之后，即使将SOI晶片搭载于半导体制造装置所具备的静电卡盘，也能够使得电荷易于从SOI晶片释放，因此电荷不易蓄积于SOI晶片的背面。