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公开(公告)号：CN114627957A
公开(公告)日：2022-06-14
申请号：CN202111211055.3
申请日：2021-10-18
Applicant: 三星电子株式会社
Abstract: 公开存储器装置和包括该存储器装置的存储器系统。所述存储器装置包括：存储器单元阵列，包括布置成多个行的存储器单元；ECC引擎，被配置为：检测响应于读取命令和读取地址而从存储器单元阵列读取的第一数据中的错误，输出第一错误发生信号，并且纠正第一数据中的错误；行故障检测器，被配置为输出故障行地址，故障行地址指示所述多个行之中的故障行；以及标志生成器，被配置为：接收读取地址、第一错误发生信号和故障行地址，并且生成解码状态标志或故障行标志，解码状态标志指示错误是否被检测到以及错误是否被纠正，故障行标志指示包括在读取地址中的读取行地址为故障行地址。
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公开(公告)号：CN114443345A
公开(公告)日：2022-05-06
申请号：CN202110892968.X
申请日：2021-08-04
Applicant: 三星电子株式会社
IPC: G06F11/10 , G11C29/42 , G11C11/4078
Abstract: 一种半导体存储器件包括存储单元阵列、纠错码(ECC)引擎电路、行故障检测器电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行。所述控制逻辑电路控制所述ECC引擎电路以对每个所述存储单元行执行多次错误检测操作。所述控制逻辑电路控制所述行故障检测器电路使其通过累积多个缺陷存储单元行中的各个缺陷存储单元行的错误参数，来存储与在其中的每一者中检测到至少一个错误的多个码字中的每个码字相关联的所述错误参数。所述行故障检测器电路基于所述错误参数的改变次数，判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。
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公开(公告)号：CN113094204A
公开(公告)日：2021-07-09
申请号：CN202011078878.9
申请日：2020-10-10
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了纠错电路、存储器控制器和存储器系统。存储器控制器包括纠错电路和用于控制纠错电路的中央处理器(CPU)。纠错电路包括纠错码(ECC)解码器和用于存储奇偶校验矩阵的存储器。ECC解码器对从存储器模块读取的码字执行ECC解码以：(i)生成第一校正子和第二校正子，(ii)基于第一校正子和第二校正子生成与码字中的错误的类型相关联的解码模式标志，(iii)基于解码模式标志在第一解码模式和第二解码模式中的一个解码模式下操作，以及(iv)选择性地纠正码字中的一个或多个符号错误或与多个数据芯片中的一个数据芯片相关联的芯片错误。
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公开(公告)号：CN113035261A
公开(公告)日：2021-06-25
申请号：CN202010780870.0
申请日：2020-08-06
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器装置和存储器系统。所述半导体存储器装置包括存储器单元阵列和包括纠错码(ECC)引擎的接口电路。存储器单元阵列包括多个易失性存储器单元、正常单元区域和奇偶校验单元区域。在写入操作中，接口电路从外部装置接收主数据和第一奇偶校验数据，并且将主数据存储在正常单元区域中，将第一奇偶校验数据存储在奇偶校验单元区域中，第一奇偶校验数据基于第一ECC生成。在读取操作中，接口电路基于第一奇偶校验数据使用第二纠错码对主数据执行纠错码解码，以校正主数据中的第一类型的错误。第二纠错码具有与第一纠错码的奇偶校验矩阵相同的奇偶校验矩阵。
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公开(公告)号：CN105390162B
公开(公告)日：2021-02-19
申请号：CN201510524223.2
申请日：2015-08-24
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供了一种纠错解码器的操作方法、一种存储装置和一种纠错解码器的低密度奇偶校验方法。所述纠错解码器的操作方法包括步骤：接收数据；设置各可变节点的初始对数似然值；以及通过利用与选择的可变节点关联的最小值和最小候选值更新选择的可变节点的对数似然值来解码接收到的数据。最小值指示与选择的可变节点共享校验节点并包括选择的可变节点的各第一可变节点的对数似然值的绝对值的最小的值。最小候选值指示从第一可变节点中比对应于所述最小值的那一个节点更晚选择的各第二可变节点的对数似然值的绝对值中的大于所述最小值且最小的值。
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Patent Agency Ranking
公开(公告)号：CN110795271A
公开(公告)日：2020-02-14
申请号：CN201910583884.0
申请日：2019-07-01
Applicant: 三星电子株式会社
Abstract: 一种纠错电路接收包括用户数据和奇偶校验码的码字，并对用户数据执行纠错操作。该电路包括第一缓冲器、解码器、第二缓冲器和处理器。第一缓冲器存储码字并顺序地输出通过划分码字而获得的子组数据。解码器针对从第一缓冲器接收的每个子组数据生成完整性数据，并使用奇偶校验码对用户数据执行纠错操作。第二缓冲器顺序地存储针对每个子组数据的完整性数据。当在第二缓冲器中更新至少一个完整性数据时，处理器基于存储在第二缓冲器中的完整性数据确定在码字中是否存在错误。
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公开(公告)号：CN103377694B
公开(公告)日：2018-01-23
申请号：CN201310136844.4
申请日：2013-04-19
IPC: G11C11/4063
CPC classification number: G06F11/1068 , G06F11/1072 , G11C7/1006 , G11C11/5628 , G11C16/0483 , G11C29/56004 , G11C29/56008 , G11C2211/5641 , H03M13/13
Abstract: 非易失性存储设备控制器的操作方法包括：通过信息位的极性编码产生码字；读取映射图案；通过映射图案的重复产生重复映射图案；以及基于所述重复映射图案将码字的每一位映射到非易失性存储设备的多位数据的特定位上。
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公开(公告)号：CN103377694A
公开(公告)日：2013-10-30
申请号：CN201310136844.4
申请日：2013-04-19
Applicant: 三星电子株式会社 , 浦项工科大学校产学协力团
IPC: G11C11/4063
CPC classification number: G06F11/1068 , G06F11/1072 , G11C7/1006 , G11C11/5628 , G11C16/0483 , G11C29/56004 , G11C29/56008 , G11C2211/5641 , H03M13/13
Abstract: 非易失性存储设备控制器的操作方法包括：通过信息位的极性编码产生码字；读取映射图案；通过映射图案的重复产生重复映射图案；以及基于所述重复映射图案将码字的每一位映射到非易失性存储设备的多位数据的特定位上。
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公开(公告)号：CN1652536A
公开(公告)日：2005-08-10
申请号：CN200510007209.1
申请日：2005-02-04
Applicant: 三星电子株式会社
Inventor： 李明奎
CPC classification number: H04N21/4113 , H04L12/2803 , H04L12/2836 , H04L12/2838 , H04L67/289 , H04L67/36 , H04L2012/2841 , H04L2012/2849 , H04L2012/285 , H04N21/43615 , H04N21/44227 , H04N21/6373
Abstract: 一种根据在客户机中执行的窗口的状态来调整数据传输率的家庭网络系统和方法。家庭网络系统执行外部通信网络和家庭网络之间网络匹配。根据该系统，正被传输到客户机的数据的传输率可根据连接的客户机的操作状态、在各个客户机中正在执行的窗口的状态和在各个窗口中正在播放的数据的种类来调整。因此，即使连接到家庭网络系统的客户机的数目和在各个客户机中正在执行的窗口的数目增加，家庭网络系统的整个数据传输速度也不下降并且传输效率也不降低。
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