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公开(公告)号：CN110795271B
公开(公告)日：2024-12-24
申请号：CN201910583884.0
申请日：2019-07-01
Applicant: 三星电子株式会社
Abstract: 一种纠错电路接收包括用户数据和奇偶校验码的码字，并对用户数据执行纠错操作。该电路包括第一缓冲器、解码器、第二缓冲器和处理器。第一缓冲器存储码字并顺序地输出通过划分码字而获得的子组数据。解码器针对从第一缓冲器接收的每个子组数据生成完整性数据，并使用奇偶校验码对用户数据执行纠错操作。第二缓冲器顺序地存储针对每个子组数据的完整性数据。当在第二缓冲器中更新至少一个完整性数据时，处理器基于存储在第二缓冲器中的完整性数据确定在码字中是否存在错误。
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公开(公告)号：CN117811591A
公开(公告)日：2024-04-02
申请号：CN202311101166.8
申请日：2023-08-29
Applicant: 三星电子株式会社
Abstract: 一种解码器、解码方法和存储器控制器，其涉及：接收码字；估计接收的所述码字中包括的错误数量；以及使用第一奇偶校验矩阵和第二奇偶校验矩阵中的至少一者，基于估计的所述错误数量对所述码字进行解码，其中，所述第一奇偶校验矩阵对应于第一低密度奇偶校验(LDPC)码，并且所述第二奇偶校验矩阵对应于第二LDPC码，并且其中，所述第一奇偶校验矩阵基于第一码类型，并且所述第二奇偶校验矩阵基于与所述第一码类型不同的第二码类型。
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公开(公告)号：CN117856800A
公开(公告)日：2024-04-09
申请号：CN202311222753.2
申请日：2023-09-20
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 提供广义LDPC编码器、广义LDPC编码方法和存储装置。G‑LDPC编码器包括：多个广义约束(GC)编码器，基于具有准循环(QC)结构的GC码并行执行多个GC编码操作，GC码包括信息变量节点、内部奇偶校验变量节点和执行多个条件校验的超级校验节点，每个GC编码器包括执行GC编码操作的多个第一逻辑电路；以及LDPC编码器，基于具有QC结构的LDPC码执行LDPC编码操作，LDPC编码器包括执行单奇偶校验的多个单校验节点，每个GC编码器通过仅启用所述多个第一逻辑电路的一部分来确定内部奇偶校验位的一部分的奇偶校验位，LDPC编码器通过组合奇偶校验位来获得内部奇偶校验位，通过执行LDPC编码操作来确定外部奇偶校验位，并且输出信息位、内部奇偶校验位和外部奇偶校验位作为码字。
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公开(公告)号：CN109818626A
公开(公告)日：2019-05-28
申请号：CN201811397209.0
申请日：2018-11-22
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 本公开提供了解码低密度奇偶校验码的方法、解码器及存储器系统。一种解码低密度奇偶校验(LDPC)码的方法，包括：将LDPC码的奇偶校验矩阵划分为多个子块。该方法还包括：对于多次解码迭代中的每一个，在解码调度中执行多个子块中的多个目标子块中的每个目标子块的节点操作，所述多个目标子块对应于多次解码迭代中的当前解码迭代，基于每个目标子块的节点操作的结果来估计每个目标子块的可靠性，并基于每个目标子块的可靠性来调整解码调度。
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Patent Agency Ranking
公开(公告)号：CN117792405A
公开(公告)日：2024-03-29
申请号：CN202310885261.5
申请日：2023-07-18
Applicant: 三星电子株式会社
Abstract: 提供一种G‑LDPC解码器和G‑LDPC解码方法。所述G‑LDPC解码器包括广义校验节点解码器和LDPC解码器电路，所述广义校验节点解码器被配置为，在多次迭代中的每一次迭代中：将连接的变量节点分组为多个组，所述连接的变量节点连接到广义校验节点当中的第m广义校验节点；基于由所述第m广义校验节点从所述连接的变量节点接收的第一消息，在一个或更多个组中的每一个组中生成测试图；以及基于所述测试图，确定要从所述第m广义校验节点提供给所述连接的变量节点的第二消息的值；所述LDPC解码器电路被配置为：在所述迭代中的每一次迭代中，基于由所述多个变量节点当中的第n变量节点从连接到所述第n变量节点的广义校验节点接收的所述第二消息，更新所述第n变量节点的值。
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公开(公告)号：CN116170029A
公开(公告)日：2023-05-26
申请号：CN202211467166.5
申请日：2022-11-22
Applicant: 三星电子株式会社
Abstract: 一种低密度奇偶校验(LDPC)解码器，其用码字的值将可变节点初始化并且输出参考不规则的奇偶校验矩阵更新的可变节点作为解码的消息。该LDPC解码器包括：多个单位逻辑电路，其在单模式或多模式下操作，在单模式中，所有单位逻辑电路更新包括至少一个可变节点的一个可变节点组，在多模式中，单位逻辑电路中的每一个通过更新不同的可变节点而并行地更新多个可变节点组；以及模式控制器，其控制多个单位逻辑电路，以在单模式下更新可变节点组中的其程度大于阈值程度的高程度可变节点组，并且在多模式下更新可变节点组中的其程度小于或等于阈值程度的低程度可变节点组。
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公开(公告)号：CN114496054A
公开(公告)日：2022-05-13
申请号：CN202111079168.2
申请日：2021-09-15
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种存储器设备，包括：单元阵列，包括多个页；以及控制逻辑，配置为控制单元阵列的编程和读取操作。控制逻辑控制编程和读取操作以：响应于针对页的编程命令，将第一至第N码字存储在页之中的第一页中，并将共同对应于第一至第N码字的页奇偶性编程到第一页；以及响应于针对子页的读取命令，选择性地读取第一至第N码字之中的第一码字，其中N是至少为2的整数。第一码字包括第一子页数据和对应于其的第一子奇偶性，第一子奇偶性包括用于通过对每个码字独立执行的错误校正码(ECC)解码来校正第一子页数据中的错误的信息。
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公开(公告)号：CN119847812A
公开(公告)日：2025-04-18
申请号：CN202410566346.1
申请日：2024-05-09
Applicant: 三星电子株式会社
Abstract: 提供了存储装置和操作存储装置的方法。存储装置包括：非易失性存储器装置；以及控制器，其被配置为：从非易失性存储器装置接收第一数据；对第一数据执行第一错误校正解码，以获得第二数据；基于关于第一错误校正解码的信息来控制第二错误校正解码的错误校正能力和错误检测能力；以及，基于错误校正能力和错误检测能力对第二数据执行第二错误校正解码，以获得第三数据。
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