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公开(公告)号：CN110795271A
公开(公告)日：2020-02-14
申请号：CN201910583884.0
申请日：2019-07-01
Applicant: 三星电子株式会社
Abstract: 一种纠错电路接收包括用户数据和奇偶校验码的码字，并对用户数据执行纠错操作。该电路包括第一缓冲器、解码器、第二缓冲器和处理器。第一缓冲器存储码字并顺序地输出通过划分码字而获得的子组数据。解码器针对从第一缓冲器接收的每个子组数据生成完整性数据，并使用奇偶校验码对用户数据执行纠错操作。第二缓冲器顺序地存储针对每个子组数据的完整性数据。当在第二缓冲器中更新至少一个完整性数据时，处理器基于存储在第二缓冲器中的完整性数据确定在码字中是否存在错误。
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公开(公告)号：CN118779145A
公开(公告)日：2024-10-15
申请号：CN202311655814.4
申请日：2023-12-05
Applicant: 三星电子株式会社
Abstract: 一种半导体器件可以包括：纠错码(ECC)编码器，所述ECC编码器基于奇偶校验矩阵对码字进行编码，并且生成包括信息位和奇偶位的编码码字。所述奇偶校验矩阵被划分成与所述信息位相对应的信息部分和与所述奇偶位相对应的奇偶部分。所述奇偶部分包括：分块矩阵T，所述分块矩阵T包括按双对角结构排列的多个第一子矩阵；分块矩阵B，所述分块矩阵B包括第一子矩阵和第1‑a子矩阵；分块矩阵D，所述分块矩阵D由所述第一子矩阵组成；以及分块矩阵E，所述分块矩阵E包括所述第一子矩阵和掩蔽的第1‑(a+1)子矩阵。所述第一子矩阵处于所述分块矩阵B中的位置先于所述掩蔽的第1‑(a+1)子矩阵处于所述分块矩阵E中的位置。
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公开(公告)号：CN116343893A
公开(公告)日：2023-06-27
申请号：CN202211110168.9
申请日：2022-09-13
Applicant: 三星电子株式会社
Abstract: 公开了纠错码(ECC)解码的方法和执行该方法的存储器系统。在纠错码(ECC)解码的方法中，基于正常读取电压从非易失性存储器装置读取正常读取数据，并且对所述正常读取数据执行第一ECC解码。当第一ECC解码失败时，基于与阈值电压的翻转范围对应的翻转读取电压从非易失性存储器装置读取翻转读取数据。通过对所述正常读取数据的位之中的包括在所述翻转范围中的错误候选位进行反转，基于所述翻转读取数据生成纠正后的读取数据，并且对所述纠正后的读取数据执行第二ECC解码。当基于所述正常读取数据的ECC解码失败时，可通过重试基于所述纠正后的读取数据的ECC解码来增强纠错能力。
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公开(公告)号：CN115729745A
公开(公告)日：2023-03-03
申请号：CN202211049756.6
申请日：2022-08-30
Applicant: 三星电子株式会社
Abstract: 本发明构思的各种示例实施例提供一种纠错电路和一种半导体装置。该纠错电路包括：时钟同步分配器电路，其被配置为基于使用第一时钟信号接收的分配器接收数据来输出多个分配器输出数据，多个分配器输出数据中的每一个基于第一时钟信号或第二时钟信号被输出，第二时钟信号的频率高于第一时钟信号的频率；节点处理器，其被配置为通过使用多个分配器输出数据执行纠错解码来生成多个输出数据，输出多个输出数据的基于第一时钟信号的第一子集，并且输出多个输出数据的基于第二时钟信号的第二子集；以及时钟同步组合器电路，其被配置为基于第一时钟信号输出从节点处理器接收的多个输出数据。
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公开(公告)号：CN112951313B
公开(公告)日：2024-08-13
申请号：CN202011457064.6
申请日：2020-12-11
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种包括高级别解码器和低级别解码器的存储控制器的操作方法，所述方法包括生成作为对从非易失性存储器设备读取的初始数据进行解码的结果的第一数据，以及指示第一数据的错误级别的第一校正子权重。当第一校正子权重是特定值时，第一数据被输出到主机。当第一校正子权重超过参考值时，选择具有第一纠错能力的高级别解码器来解码第一数据，并且当第一校正子权重等于或小于参考值时，选择具有低于第一纠错能力的第二纠错能力的低级别解码器来解码第一数据。
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Patent Agency Ranking
公开(公告)号：CN117856800A
公开(公告)日：2024-04-09
申请号：CN202311222753.2
申请日：2023-09-20
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 提供广义LDPC编码器、广义LDPC编码方法和存储装置。G‑LDPC编码器包括：多个广义约束(GC)编码器，基于具有准循环(QC)结构的GC码并行执行多个GC编码操作，GC码包括信息变量节点、内部奇偶校验变量节点和执行多个条件校验的超级校验节点，每个GC编码器包括执行GC编码操作的多个第一逻辑电路；以及LDPC编码器，基于具有QC结构的LDPC码执行LDPC编码操作，LDPC编码器包括执行单奇偶校验的多个单校验节点，每个GC编码器通过仅启用所述多个第一逻辑电路的一部分来确定内部奇偶校验位的一部分的奇偶校验位，LDPC编码器通过组合奇偶校验位来获得内部奇偶校验位，通过执行LDPC编码操作来确定外部奇偶校验位，并且输出信息位、内部奇偶校验位和外部奇偶校验位作为码字。
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公开(公告)号：CN112910470B
公开(公告)日：2024-01-02
申请号：CN202010892707.3
申请日：2020-08-31
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 公开了纠错电路以及用于操作纠错电路的方法。所述纠错电路包括：存储器，被配置为存储至少一个解码参数；低密度奇偶校验(LDPC)解码器，包括存储数据的一个比特的第一变量节点，从存储器接收所述至少一个解码参数，基于所述至少一个解码参数确定第一变量节点的度数，基于第一变量节点的度数决定所述一个比特的解码所需的解码规则，并且基于LDPC解码器的解码结果输出纠正后的数据。
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公开(公告)号：CN112836811A
公开(公告)日：2021-05-25
申请号：CN202010934441.4
申请日：2020-09-08
Applicant: 三星电子株式会社
Abstract: 提供神经形态设备及包括其的神经形态系统。所述神经形态设备包括神经元块、尖峰发送电路和尖峰接收电路。所述神经元块包括通过多个突触连接的多个神经元，用于执行尖峰的生成和运算。所述尖峰发送电路基于从所述神经元块输出的多个发送尖峰信号生成非二进制发送信号，并且向传输通道发送所述非二进制发送信号，其中，所述非二进制发送信号包括关于所述多个发送尖峰信号中所包括的发送尖峰的信息。所述尖峰接收电路从所述传输通道接收非二进制接收信号，并且基于所述非二进制接收信号生成包括接收尖峰的多个接收尖峰信号，以向所述神经元块提供所述多个接收尖峰信号，其中，所述非二进制接收信号包括关于所述接收尖峰的信息。
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公开(公告)号：CN112749795A
公开(公告)日：2021-05-04
申请号：CN202011107915.4
申请日：2020-10-16
Applicant: 三星电子株式会社
Abstract: 提供了堆叠神经形态器件和神经形态计算系统。该堆叠神经形态器件包括逻辑裸片和核心裸片，逻辑裸片包括控制电路并被配置为与主机通信，核心裸片堆叠在逻辑裸片上并通过延伸穿过核心裸片的硅通孔(TSV)连接到逻辑裸片。核心裸片包括神经形态核心裸片，神经形态核心裸片包括连接到行线和列线的突触阵列。突触阵列包括被配置为存储权重并基于权重和输入数据执行计算的突触。权重包括在神经网络系统的层中。并且控制电路通过TSV向神经形态核心裸片提供权重，并控制神经形态核心裸片的数据传输。
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公开(公告)号：CN109933456A
公开(公告)日：2019-06-25
申请号：CN201811300521.3
申请日：2018-11-02
Applicant: 三星电子株式会社
Abstract: 公开一种操作存储器控制器的方法，所述存储器控制器通过使用与卷积型低密度奇偶校验(LDPC)码对应的奇偶校验矩阵来执行解码，所述方法包括：从至少一个存储器装置接收码字，所述码字包括第一子码字和第二子码字；通过使用基于包括在奇偶校验矩阵中的并与第一子码字相关联的第一子矩阵设置的第一方向上的第一滑动窗口来将第一子码字解码为第一数据；通过使用基于包括在奇偶校验矩阵中的并与第二子码字相关联的第二子矩阵设置的第二方向上的第二滑动窗口来将第二子码字解码为第二数据。
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