-
公开(公告)号：CN102969018B
公开(公告)日：2016-01-20
申请号：CN201210033287.9
申请日：2012-02-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C5/063 , G11C11/413 , Y10T307/445
Abstract: 本发明公开一种具有沿着信号路径的连续负载设备的集成电路中的飞跨导体片段。通过隔离离信号源更远的负载设备的子集，并且通过旁路更接近信号源的子集的飞跨导体将更远子集连接至信号，改善通过沿着导体顺序连接的多个负载设备的信号的传播延迟。该技术可应用于连接至给定字线的随机存取存储器(SRAM)中的位单元的子集、或应用至顺序地连接至选通信号的字线解码器门、以及其他电路，该电路中，可选择为一组的负载设备可以通过到信号源的接近度被分为子集。在具有多级的SRAM布局中，不同金属沉积层承载与旁路较近子集的飞跨导体相对的负载设备之间的导体支路。
-
公开(公告)号：CN102779549B
公开(公告)日：2015-11-25
申请号：CN201110326209.3
申请日：2011-10-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4076 , G11C11/4074
CPC classification number: G11C11/419 , G11C11/41 , G11C29/021 , G11C29/023 , G11C29/028
Abstract: 一种SRAM写辅助装置包括：定时器单元和分压器。分压器单元被配置为将电压电势划分为更低电平。在写操作中，分压器的输出连接至存储器单元。时序单元被配置为生成脉冲，该脉冲所具有的宽度与施加到存储器芯片的电压电势成反比。此外，时序单元控制周期，在该周期中，将来自分压器的输出的更低电压施加到存储器单元。而且，外部电平和时序可编程信号可以用于进一步调节分压器的比率和来自定时器单元的脉冲的宽度。通过采用SRAM写辅助装置，存储器芯片可以实施可靠的、快速的写操作。
-
公开(公告)号：CN104659206A
公开(公告)日：2015-05-27
申请号：CN201410385383.9
申请日：2014-08-07
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1253 , H01L27/2463 , H01L45/04 , H01L45/1233 , H01L45/1273 , H01L45/146 , H01L45/16 , H01L45/1675
Abstract: 本发明提供了形成电压特性改进的电阻式随机存取存储器及其形成方法。本发明提供电阻式随机存取存储器(RRAM)结构及其形成方法。该RRAM结构包括具有允许在操作过程中形成与顶部电极自对准的导电通路的凸起台阶部分的底部电极。该凸起台阶部分的倾斜角可为大约30度到150度。可通过蚀刻穿过RRAM堆形成多个RRAM结构。
-
公开(公告)号：CN104425716A
公开(公告)日：2015-03-18
申请号：CN201410340990.3
申请日：2014-07-17
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1608 , H01L45/08 , H01L45/124 , H01L45/1273 , H01L45/146 , H01L45/1683
Abstract: 本公开提供一种半导体结构，其包括导电层和导电层上方的电阻可配置结构。电阻可配置结构包括第一电极、第一电极上方的电阻可配置层以及电阻可配置层上方的第二电极。第一电极具有第一侧壁、第二侧壁以及导电层上的底面。第一侧壁和第二侧壁之间的接合处包括电场增强结构。本公开还提供一种用于制造以上半导体结构的方法，包括：图案化导电层上的硬掩模；在硬掩模周围形成间隔件；去除硬掩模的至少一部分；在间隔件上形成共形电阻可配置层；以及在共形电阻可配置层上形成第二导电层。本公开还提供了一种制造电阻式随机存取存储器(RRAM)的方法。
-
公开(公告)号：CN104425408A
公开(公告)日：2015-03-18
申请号：CN201310593734.0
申请日：2013-11-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/38
Abstract: 本发明提供了使用至少一个热电冷却器冷却三维集成电路（3D IC）的系统和方法，其中，热电冷却器通过多个导电柱连接到3D IC。在一些实施例中，控制器控制向热电冷却器的电力供应，且温度监测器向控制器提供温度输入。在一些实施例中，控制器通过向热电冷却器循环提供电力来将3D IC的温度维持在预定范围内。本发明还公开了用于3D IC的冷却系统。
-
Patent Agency Ranking
公开(公告)号：CN102779549A
公开(公告)日：2012-11-14
申请号：CN201110326209.3
申请日：2011-10-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4076 , G11C11/4074
CPC classification number: G11C11/419 , G11C11/41 , G11C29/021 , G11C29/023 , G11C29/028
Abstract: 一种SRAM写辅助装置,包括：定时器单元和分压器。分压器单元被配置为将电压电势划分为更低电平。在写操作中，分压器的输出连接至存储器单元。时序单元被配置为生成脉冲，该脉冲所具有的宽度与施加到存储器芯片的电压电势成反比。此外，时序单元控制周期，在该周期中，将来自分压器的输出的更低电压施加到存储器单元。而且，外部电平和时序可编程信号可以用于进一步调节分压器的比率和来自定时器单元的脉冲的宽度。通过采用SRAM写辅助装置，存储器芯片可以实施可靠的、快速的写操作。
-
公开(公告)号：CN102346711A
公开(公告)日：2012-02-08
申请号：CN201010538321.9
申请日：2010-11-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F12/02
CPC classification number: G06F12/0875 , G06F11/1064 , H03M13/098
Abstract: 本发明提供一种内存组件以及制造内存的方法。内存组件包含卷标高速缓存阵列；配置以接收地址，并计算与输出前同位性(Pre-Parity)位的前同位性检查单元，其中前同位性位是从地址的所有位计算而得。配置比较器以比较由卷标高速缓存阵列读取的卷标与上述地址，并输出读取命中位。当卷标与地址相同时，读取命中位为真，而当卷标与地址不同时，则读取命中位为否。上述组件还包含简化的同位性检查单元，其是配置以接收并执行操作于前同位性位、读取命中位以及来自于卷标高速缓存阵列的一同位性位之上，借以输出读取同位性位。
-
公开(公告)号：CN1734666B
公开(公告)日：2010-10-06
申请号：CN200510007328.7
申请日：2005-02-06
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: G11C11/401 , G11C11/4063 , G11C11/407 , G11C11/4074
Abstract: 本发明是一种控制电压电平的电路、偏压侦测电路以及电压补偿方法，所述控制电压电平的电路，其包括第一PMOS晶体管、MOS亚阈电流源以及第一不随偏压改变电流源。第一PMOS晶体管耦接第一电压耦合器，第一PMOS晶体管的栅极与漏极彼此耦接。MOS亚阈电流源耦接第二电压耦合器。第一不随偏压改变电流源耦接于MOS亚阈电流源与第一PMOS晶体管之间。本发明于制程、电压及温度变化的不同环境下，可产生预期字符线电压电平的电路。此允许字符线电压电平不仅只对温度反应。
-
公开(公告)号：CN100431047C
公开(公告)日：2008-11-05
申请号：CN200410000593.8
申请日：2004-01-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: G11C11/412
CPC classification number: G11C11/412
Abstract: 本发明提供一种四晶体管随机存取存储单元，包括一第一、第二、第三及第四晶体管。第一晶体管具有一第一导电性，其栅极耦接至一字元线而源极耦接至一位元线。第二晶体管具有第一导电性，其栅极耦接至第一晶体管的漏极而源极耦接接收一第一电压。第三晶体管具有一第二导电性，其栅极耦接至第二晶体管的漏极，源极耦接接收一第二电压，漏极则耦接至第一晶体管的漏极。第四晶体管具有第二导电性，其栅极耦接至第一晶体管的漏极，源极耦接接收第二电压，漏极则耦接至第二晶体管的漏极。
-
公开(公告)号：CN100429722C
公开(公告)日：2008-10-29
申请号：CN200510072143.4
申请日：2005-05-25
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/406 , G11C11/40622 , G11C2211/4061
Abstract: 本发明涉及一种更新一存储模块的方法和电路。将存储模块划分为多个存储区块；提供多个状态旗标，数量为一个存储区块包括的字线数量；接收更新地址，包括最高有效位元和最低有效位元；最高有效位元标示所属存储区块，最低有效位元标示对应状态旗标；根据更新地址最低有效位元找到对应状态旗标，状态旗标为不须更新状态时略过更新地址字线更新动作；存取动作发生时比较存取地址最高有效位元与更新地址最高有效位元以判断存取地址是否位于更新中的存储区块；是则根据存取地址最低有效位元找到对应状态旗标并令其为不须更新状态。本发明所述更新一存储模块的方法和电路，可在更新动作中略过刚被存取过的字线，这样一来也大大的增加该存储装置的效能。
-
-
-
-
-
-
-
-
-
Search Results
74
records
(took 0.036 seconds)
