公开(公告)号：CN112447712A

公开(公告)日：2021-03-05

申请号：CN202010277871.3

申请日：2020-04-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林义雄 ,  邱奕勋 ,  张尚文 ,  蔡庆威 ,  黄禹轩 ,  程冠伦 ,  王志豪

IPC: H01L27/092 ,  H01L29/78 ,  H01L29/10

Abstract: 本公开涉及集成电路。在一个实施例中，集成电路可以包含半导体基板；至少一个源极区，其包含第一掺杂半导体材料；至少一个漏极区，其包含第二掺杂半导体材料；至少一个栅极，形成于至少一个源极区及至少一个漏极区之间；以及纳米片，形成于半导体基板及至少一个栅极之间。纳米片可以配置为至少一个栅极的布线通道，且可以具有第一区域，其具有第一宽度、以及第二区域，其具有第二宽度。第一宽度可以小于第二宽度。

公开(公告)号：CN110943086A

公开(公告)日：2020-03-31

申请号：CN201910905266.3

申请日：2019-09-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  邱奕勋 ,  林义雄 ,  张尚文

IPC: H01L27/11 ,  H01L27/092

Abstract: 一种集成电路及静态随机存取存储器(SRAM)单元，其中静态随机存取存储器单元含第一p型半导体鳍片、第一介电鳍片、第一混合鳍片、第二混合鳍片、第二介电鳍片、及第二p型半导体鳍片，并以此顺序沿第一方向设置，且沿大致上垂直第一方向的第二方向纵向定向，第一及第二混合鳍片皆具含n型半导体材料的第一部分及含介电材料的第二部分。SRAM单元还包括设置于每个第一及第二p型半导体鳍片上的n型源极/漏极外延特征、设置于每个第一及第二混合鳍片的第一部分上的p型源极/漏极外延特征、及实体接触每个p型源极/漏极外延特征及每个第一及第二混合鳍片的第二部分的源极/漏极接点。

公开(公告)号：CN110660741A

公开(公告)日：2020-01-07

申请号：CN201910531278.4

申请日：2019-06-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林义雄 ,  邱奕勋 ,  张尚文

IPC: H01L21/8238

Abstract: 一种半导体结构的形成方法。方法包括形成层间介电层于第一外延的源极/漏极结构及一第二外延的源极/漏极结构上，其中第一外延的源极/漏极结构与第二外延的源极/漏极结构相邻；形成虚置接点结构于第一外延的源极/漏极结构上的层间介电层中；移除第二外延的源极/漏极结构上的层间介电层的一部分与虚置接点结构的一部分，以形成第一沟槽；移除虚置接点结构的保留部分，以形成第二沟槽；以及形成金属源极/漏极接点于第一沟槽与第二沟槽中。

公开(公告)号：CN119517845A

公开(公告)日：2025-02-25

申请号：CN202411147497.X

申请日：2024-08-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周智超 ,  庄正吉 ,  王志豪 ,  蔡庆威 ,  张尚文

IPC: H01L21/77 ,  H01L21/768 ,  H10D30/01 ,  H10D30/60 ,  H10D64/23

Abstract: 方法包括：在晶圆的半导体衬底上形成第一集成电路器件和第二集成电路器件；形成金属层作为晶圆的一部分；以及形成包括连接至第一集成电路器件的第一源极/漏极区域的晶体管。晶体管比金属层更远离半导体衬底。在晶圆的表面上形成电连接至晶体管的第二源极/漏极区域的电连接件。本申请的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN117393565A

公开(公告)日：2024-01-12

申请号：CN202311058239.X

申请日：2023-08-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谌俊元 ,  苏焕杰 ,  蔡庆威 ,  张尚文 ,  邱奕勋 ,  王志豪

IPC: H01L27/088 ,  H01L21/8234

Abstract: 器件包括：半导体纳米结构的堆叠件；栅极结构，包裹半导体纳米结构，栅极结构在第一方向上延伸；源极/漏极区域，在横向于第一方向的第二方向上邻接栅极结构和堆叠件；接触结构，位于源极/漏极区域上；背侧导电迹线，位于堆叠件下面，背侧导电迹线在第二方向上延伸；第一通孔，第一通孔从接触结构垂直延伸至背侧介电层的顶面；以及栅极隔离结构，栅极隔离结构在第二方向上邻接第一通孔。本申请的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN110648904B

公开(公告)日：2023-03-14

申请号：CN201910568264.X

申请日：2019-06-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王建惟 ,  张庆裕 ,  张尚文 ,  陈彦豪

IPC: H01L21/027

Abstract: 本公开涉及用于制造半导体器件的图案形成方法和材料。在图案形成方法中，在下层上方形成底层。在底层上方形成中间层。在中间层上方形成抗蚀剂图案。通过使用抗蚀剂图案作为蚀刻掩模对中间层进行图案化。通过使用经图案化的中间层对底层进行图案化。对下层进行图案化。中间层包含50wt％或更多的硅和有机材料。在前述和后述实施例中的一个或多个中，在形成中间层之后进一步实施退火操作。

公开(公告)号：CN115527938A

公开(公告)日：2022-12-27

申请号：CN202210677472.5

申请日：2022-06-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖知佑 ,  陈志良 ,  蔡庆威 ,  张尚文 ,  田丽钧

IPC: H01L21/8234 ,  H01L27/088

Abstract: 一种半导体元件及其制造方法，半导体元件包括基底隔离层、第一源电极位于基底隔离层的第一侧的第一晶体管。桥柱延伸穿过基底隔离层，且金属电极将桥柱电连接至第一源电极。金属电极及第一源电极位于基底隔离层的同一侧。位于基底隔离层的相对侧的第二金属电极电连接至桥柱且电连接至位于基底隔离层的第二侧的导线。

公开(公告)号：CN115394720A

公开(公告)日：2022-11-25

申请号：CN202210470840.9

申请日：2022-04-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  吴国晖 ,  蔡庆威 ,  张尚文 ,  田丽钧

IPC: H01L21/8238 ,  H01L27/092

Abstract: 一种集成电路装置和制造集成电路的方法，集成电路装置包括第一类型主动区域半导体结构、第一栅极导体、与第一类型主动区域半导体结构堆叠的第二类型主动区域半导体结构、以及第二栅极导体。集成电路装置也包括高于两个主动区域半导体结构的前侧导电层、和低于两个主动区域半导体结构的背侧导电层。集成电路装置也包括在前侧导电层中的前侧电源轨和前侧信号线、以及包括在背侧导电层中的背侧电源轨和背侧信号线。集成电路装置也包括连接到前侧电源轨的第一源极导电段、和连接到背侧电源轨的第二源极导电段。集成电路装置还包括连接到前侧信号线或者背侧信号线的漏极导电段。

公开(公告)号：CN113555359A

公开(公告)日：2021-10-26

申请号：CN202011352184.X

申请日：2020-11-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 潘冠廷 ,  江国诚 ,  朱熙甯 ,  张尚文 ,  王志豪

IPC: H01L27/088

Abstract: 此揭露描述一种半导体装置结构。结构包含第一鳍、相邻第一鳍的第二鳍、相邻第二鳍的第三鳍。结构还包含合并的第二源极/漏极磊晶特征部与第一源极/漏极磊晶特征部。结构还包含第三源极/漏极磊晶特征部与衬垫层，衬垫层相距由第一鳍的第一侧壁定义的第一平面有第一距离且相距由第二鳍的第二侧壁定义的第二平面有第二距离。第一距离与第二距离实质相同，且合并的第一源极/漏极磊晶特征部与第二源极/漏极磊晶特征部置于第一衬垫层上。结构还包含介电质特征部，置于第二源极/漏极磊晶特征部与第三源极/漏极磊晶特征部之间。

公开(公告)号：CN113206037A

公开(公告)日：2021-08-03

申请号：CN202110260054.1

申请日：2021-03-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张尚文 ,  邱奕勋 ,  庄正吉 ,  蔡庆威 ,  林威呈 ,  彭士玮 ,  曾健庭

IPC: H01L21/768

Abstract: 一种半导体装置的形成方法以及半导体装置。在一实施例中，一种形成一半导体装置的方法包括：在第一基板上方形成第一晶体管及第二晶体管；在第一晶体管及第二晶体管上方形成前侧互连结构；蚀刻第一基板的至少一背侧以暴露第一晶体管及第二晶体管；形成电连接至第一晶体管的第一背侧通孔；形成电连接至第二晶体管的第二背侧通孔；在第一背侧通孔及第二背侧通孔上方沉积介电层；在介电层中形成第一导电接线，第一导电接线为经由第一背侧通孔电连接至第一晶体管的电源轨；及于介电层中形成第二导电接线，第二导电接线为经由第二背侧通孔电连接至第二晶体管的信号接线。