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公开(公告)号：CN109727870B
公开(公告)日：2022-10-04
申请号：CN201810736302.3
申请日：2018-07-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/51
Abstract: 在制造负电容结构的方法中，在衬底上方形成介电层。在介电层上方形成第一金属层。在形成第一金属层之后，执行退火操作，随后执行冷却操作。形成第二金属层。在冷却操作之后，介电层变为包括正交晶相的铁电介电层。第一金属层包括(111)取向的晶体层。本发明实施例涉及半导体器件及其制造方法。
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公开(公告)号：CN109860275B
公开(公告)日：2022-06-28
申请号：CN201810515766.1
申请日：2018-05-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/08 , H01L29/10 , H01L29/16 , H01L29/167 , H01L21/336 , H01L29/78
Abstract: 一种半导体器件包括场效应晶体管(FET)。FET包括沟道区和设置为与沟道区相邻的源极/漏极区。FET还包括设置在沟道区上方的栅电极。FET是n型FET并且沟道区由Si制成。源极/漏极区包括含有Si1‑x‑yM1xM2y的外延层，其中，M1是Ge和Sn中的一种或多种，以及M2是P和As中的一种或多种，并且0.01≤x≤0.1。本发明实施例半导体器件及其制造方法。
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公开(公告)号：CN109119414B
公开(公告)日：2020-12-01
申请号：CN201711292805.8
申请日：2017-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , H01L23/528 , H01L21/8234
Abstract: 本发明的实施例提供了一种用于制造具有无结半导体器件(JSD)的单片三维(3D)集成电路(IC)的方法及其所形成的集成电路。在半导体衬底上方形成第一层间介电(ILD)层，同时也在第一ILD层中形成交替堆叠的第一通孔和第一互连线。将第一掺杂型层和第二掺杂型层转移至第一ILD层的顶面。第一和第二掺杂型层是堆叠的并且是具有相反掺杂类型的半导体材料。图案化第一和第二掺杂型层以形成第一掺杂型线和位于第一掺杂型线上面的第二掺杂型线。形成跨越第一和第二掺杂型线的栅电极。栅电极以及第一和第二掺杂型线至少部分地限定JSD。
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公开(公告)号：CN107039278B
公开(公告)日：2020-05-22
申请号：CN201611021412.9
申请日：2016-11-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/08 , H01L29/10
Abstract: 本发明的实施例提供了一种形成半导体器件的方法，包括形成从衬底延伸的鳍。鳍具有源极/漏极(S/D)区和沟道区。鳍包括第一半导体层和第一半导体层上的第二半导体层。第一半导体层具有第一组分，且第二半导体层具有不同于第一组分的第二组分。该方法还包括从鳍的S/D区去除第一半导体层，从而使得第二半导体层的在S/D区中的第一部分悬置在间隔中。该方法还包括在S/D区中外延生长第三半导体层，第三半导体层围绕在第二半导体层的第一部分周围。本发明的实施例还提供了一种半导体器件。
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公开(公告)号：CN106601904B
公开(公告)日：2019-12-20
申请号：CN201610648445.X
申请日：2016-08-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种方法包括图案化金属层以形成多个底电极部件，通过视线沉积工艺形成磁性隧道结(MTJ)堆叠件使得在底电极部件上形成MTJ堆叠件的第一部分，并且在与底电极部件的顶面不同的水平上形成MTJ堆叠件的第二部分，以及实施去除工艺以去除MTJ堆叠件的第二部分而留下基本完整的MTJ堆叠件的第一部分。本发明的实施例还涉及磁性隧道结器件及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN105609543B
公开(公告)日：2019-09-13
申请号：CN201510796896.3
申请日：2015-11-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了一种半导体器件及其形成方法。半导体器件包括：衬底，第一和第二源极/漏极(S/D)区，第一和第二S/D区之间的沟道，接合沟道的栅极，和连接到第一S/D区的接触部件。接触部件包括第一和第二接触层。第一接触层具有共形截面轮廓并在其至少两个侧面上与第一S/D区接触。在实施例中，第一接触层与第一S/D区的三个或四个侧面直接接触，以增大接触面积。第一接触层包括半导体‑金属合金、III‑V族半导体和锗中的一种。本发明实施例涉及用于高度缩放的晶体管的接触件。
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公开(公告)号：CN105810681B
公开(公告)日：2019-01-11
申请号：CN201610018400.4
申请日：2016-01-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L27/12 , H01L29/423 , H01L29/08
Abstract: 本发明描述了堆叠器件和通过堆叠器件形成的电路。根据一些实施例，半导体柱从衬底垂直延伸。第一源极/漏极区域在半导体柱中。第一栅电极层横向环绕半导体柱并且垂直位于第一源极/漏极区域上方。第一栅极介电层夹置在第一栅电极层和半导体柱之间。第二源极/漏极区域在半导体柱中并且垂直位于第一栅电极层上方。第二源极/漏极区域连接至电源节点。第二栅电极层横向环绕半导体柱并且垂直位于第二源极/漏极区域上方。第二栅极介电层夹置在第二栅电极层和半导体柱之间。第三源极/漏极区域在半导体柱中并且垂直位于第二栅电极层上方。
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公开(公告)号：CN107230638A
公开(公告)日：2017-10-03
申请号：CN201710012907.3
申请日：2017-01-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 一种方法包括形成延伸至半导体衬底内的隔离区并凹进隔离区。隔离区之间的半导体衬底的部分突出为高于隔离区以形成半导体鳍。形成伪栅电极以覆盖半导体鳍的中间部分，且半导体鳍的端部未被伪栅电极覆盖。伪栅电极包括伪栅电极下部和包括多晶硅的伪栅电极上部位于伪栅电极下部的上方。伪栅电极下部和伪栅电极上部由不同的材料形成。源极/漏极区在伪栅电极的相对两侧上形成。伪栅电极被替代栅电极替换。本发明实施例涉及两步伪栅极形成。
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公开(公告)号：CN105470303A
公开(公告)日：2016-04-06
申请号：CN201510565924.0
申请日：2015-09-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423
CPC classification number: H01L29/78696 , H01L29/0657 , H01L29/1033 , H01L29/42392 , H01L29/51 , H01L29/66666 , H01L29/7827 , H01L29/78603 , H01L29/78642 , H01L29/78681 , H01L29/78 , H01L29/42356
Abstract: 本发明公开了具有复合结构的半导体器件，该半导体器件包括沟道结构，该沟道结构具有：内芯杆，基本沿着半导体器件的沟道方向延伸；和外部套管层，设置在内芯杆上。内芯杆机械支撑半导体器件的沟道长度上的套管构件。本发明的实施例还涉及半导体器件的沟道结构。
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公开(公告)号：CN104425495A
公开(公告)日：2015-03-18
申请号：CN201310594134.6
申请日：2013-11-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L29/78 , H01L29/775 , H01L21/8238 , B82Y10/00
CPC classification number: H01L21/823821 , B82Y10/00 , B82Y40/00 , H01L21/823807 , H01L27/092 , H01L27/0924 , H01L29/0673 , H01L29/16 , H01L29/42392 , H01L29/66439 , H01L29/6681 , H01L29/775 , H01L29/78 , H01L29/7853 , H01L29/78696
Abstract: 本发明提供了一种或多种半导体布置以及用于形成这种半导体布置的技术。例如，利用一个或多个硅和硅锗叠层，以形成包括锗纳米线沟道的PMOS晶体管和包括硅纳米线沟道的NMOS晶体管。在一个实例中，氧化第一硅和硅锗叠层，以将硅转化为氧化硅区，去除氧化硅区以形成PMOS晶体管的锗纳米线沟道。在另一个实例中，去除第二硅和硅锗叠层内的硅锗层，以形成NMOS晶体管的硅纳米线沟道。具有锗纳米线沟道的PMOS晶体管和具有硅纳米线沟道的NMOS晶体管作为单次制造工艺的一部分而形成。
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