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公开(公告)号：CN114631180A
公开(公告)日：2022-06-14
申请号：CN202080073454.5
申请日：2020-08-20
Applicant: 东京毅力科创株式会社
IPC: H01L23/528 , H01L23/535 , H01L23/522 , H01L21/768
Abstract: 一种半导体器件包括第一电源轨、第一电力输入结构、电路和第一中段轨。该第一电源轨形成在衬底上的第一隔离沟槽内的第一轨开口中。该第一电力输入结构被配置为与半导体器件外部的电源的第一端子连接以从该电源接收电力。该电路在衬底上由第一电源轨与第一电力输入结构之间的层形成。第一中段轨由形成该电路的这些层中的一层或多层形成。第一中段轨被配置为将来自第一电力输入结构的电力输送到第一电源轨，并且第一电源轨将电力提供给该电路以供操作。
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公开(公告)号：CN113424307A
公开(公告)日：2021-09-21
申请号：CN202080013797.2
申请日：2020-02-10
Applicant: 东京毅力科创株式会社
IPC: H01L21/768 , H01L21/306 , H01L21/3065 , H01L21/308 , H01L21/8234
Abstract: 本披露内容的各方面提供了一种用于制造半导体器件的方法。该方法包括：通过从与衬底的第二侧相反的该衬底的第一侧进入，在该衬底上形成虚拟电力轨。进一步地，该方法包括：通过进入该衬底的第一侧，在该衬底上形成晶体管器件和第一布线层。这些虚拟电力轨被定位于该衬底的第一侧的这些晶体管器件的水平下方。然后，该方法包括：通过从与该衬底的第一侧相反的该衬底的第二侧进入，用导电电力轨来替换这些虚拟电力轨。
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公开(公告)号：CN112602193A
公开(公告)日：2021-04-02
申请号：CN201980055724.7
申请日：2019-09-03
Applicant: 东京毅力科创株式会社
IPC: H01L27/105 , H01L27/02
Abstract: 提供了一种半导体器件。该器件包括堆叠在衬底上方的多个晶体管对。该多个晶体管对中的每一对包括堆叠在彼此上方的n型晶体管和p型晶体管。该器件还包括以阶梯状构型堆叠在该衬底上方的多个栅极电极。该多个栅极电极电耦合到该多个晶体管对的栅极结构。该器件进一步包括以阶梯状构型堆叠在该衬底上方的多个源极/漏极(S/D)局部互连。该多个S/D局部互连电耦合到该多个晶体管对的源极区域和漏极区域。
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公开(公告)号：CN108028268B
公开(公告)日：2021-01-01
申请号：CN201680051368.8
申请日：2016-07-28
Applicant: 东京毅力科创株式会社
IPC: H01L29/66 , H01L29/417 , H01L21/033 , H01L21/8234
Abstract: 本文中的技术提供了用于鳍片和纳米线的精确切割，而不需要伪栅极对来补偿上覆未对准。本文的技术包括使用蚀刻掩模来去除栅极结构的指定部分以限定具有鳍片结构、纳米线等的沟槽或敞开空间。未被覆盖的鳍片结构被蚀刻掉或以其他方式从沟槽区段去除。限定沟槽的蚀刻掩模和材料提供用于去除未被覆盖的鳍片部分的组合蚀刻掩模。随后，用电介质材料填充沟槽段。在不需要伪栅极对的情况下，给定的基片可以显著地装配每单位面积更多的电子器件。
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公开(公告)号：CN110800113A
公开(公告)日：2020-02-14
申请号：CN201880041590.9
申请日：2018-06-21
Applicant: 东京毅力科创株式会社
Inventor： 杰弗里·史密斯 , 安东·J·德维利耶 , 坎达巴拉·N·塔皮利
Abstract: 本公开的方面提供半导体器件和制造所述半导体器件的方法。所述半导体器件包括电力轨道，所述电力轨道形成于隔离沟槽中。所述电力轨道被介电质盖层覆盖，所述介电质盖层将所述电力轨道与所述介电质盖层上的导电图案结构隔离。此外，在所述介电质盖层中选择性地形成开口并且用导电材料填充所述开口以选择性地连接导电图案结构与所述电力轨道。
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Patent Agency Ranking
公开(公告)号：CN109643725A
公开(公告)日：2019-04-16
申请号：CN201780052553.3
申请日：2017-08-08
Applicant: 东京毅力科创株式会社
IPC: H01L29/16 , H01L29/161
CPC classification number: H01L29/0676 , H01L21/823807 , H01L21/823871 , H01L21/823878 , H01L27/0688 , H01L27/092 , H01L27/1104 , H01L29/0649 , H01L29/0673 , H01L29/42392 , H01L29/775
Abstract: 一种半导体器件，所述半导体器件包括衬底以及形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述半导体器件还包括形成在栅极区内的台阶状连接结构，所述栅极区将每根纳米线电连接到所述栅极区上方的位置。第一栅电极具有台阶状廓线并且连接到第一级纳米线。
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公开(公告)号：CN107112212A
公开(公告)日：2017-08-29
申请号：CN201580070433.7
申请日：2015-12-17
Applicant: 东京毅力科创株式会社
IPC: H01L21/033
Abstract: 与使用常规自对准多重图案化和顺序光蚀刻沉积图案化方法相比的用于在较小尺寸下产生子分辨率沟槽、接触开口、线和其他结构的图案化方法。本文中的技术包括使用已经被改性以提供几乎没有或没有蚀刻抗性(快速蚀刻)的接枝聚合物材料的图案化。接枝聚合物材料作为间隔物材料沉积在具有心轴的基底上。间隔物材料选择性地附着至心轴表面，而不附着至下层的露出部分。间隔物材料也附着到特定长度使得形成侧壁间隔物。用填充材料填充间隔物之间的开口，然后蚀刻由接枝材料制成的侧壁间隔物，由此产生反间隔物。可以结合蚀刻转移到记忆层和/或使用额外的浮雕图案来产生多种特征。
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公开(公告)号：CN112689896B
公开(公告)日：2025-02-28
申请号：CN201980057579.6
申请日：2019-09-05
Applicant: 东京毅力科创株式会社
Abstract: 一种半导体器件包括：具有基本平坦表面的衬底；第一逻辑门，该第一逻辑门设置在该衬底上并且包括具有第一沟道和第一对源极‑漏极区域的第一场效应晶体管(FET)；第二逻辑门，该第二逻辑门沿垂直于该衬底的表面的竖直方向堆叠在该第一逻辑门上方，该第二逻辑门包括具有第二沟道和第二对源极‑漏极区域的第二FET；以及接触件，该接触件将该第一FET的源极‑漏极区域电连接到该第二FET的源极‑漏极区域，使得在该第一逻辑门与该第二逻辑门之间流动的电流的至少一部分将沿所述竖直方向流动。
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公开(公告)号：CN119522486A
公开(公告)日：2025-02-25
申请号：CN202380051730.1
申请日：2023-05-18
Applicant: 东京毅力科创株式会社
Inventor： 杰弗里·史密斯
IPC: H01L23/528 , H01L23/522 , H01L23/535 , H01L21/768 , H01L23/00
Abstract: 一种半导体器件，包括在块体半导体材料上面的背面电源轨、在背面电源轨上面的第一键合介质层、在第一键合介质层上面的第一晶体管层级、在第一晶体管层级上面的第二键合介质层、以及在第二键合介质层上面的第二晶体管层级。第一晶体管层级包括第一沟道结构，这些第一沟道结构具有第一外延生长半导体材料。第二晶体管层级包括第二沟道结构，这些第二沟道结构具有第二外延生长半导体材料。背面电源轨通过第一键合介质层与第一晶体管层级间隔开。第一晶体管层级通过第二键合介质层与第二晶体管层级间隔开。
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公开(公告)号：CN109952654B
公开(公告)日：2023-05-05
申请号：CN201780069522.9
申请日：2017-11-14
Applicant: 东京毅力科创株式会社
Abstract: 一种制造半导体装置的方法，包括提供在其上具有层状鳍结构的衬底。所述层状鳍结构包括基底鳍部分、设置在所述基底鳍部分上的牺牲部分和设置在所述牺牲部分上的沟道部分。在所述衬底上在所述层状鳍结构上方提供掺杂源膜，并且使掺杂材料从所述掺杂源膜扩散到所述层状鳍结构的除所述沟道部分之外的一部分中，以在所述层状鳍结构中形成扩散掺杂区。在所述衬底上在所述层状鳍结构的至少所述扩散掺杂区上方提供隔离材料。
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