公开(公告)号：CN109075201B

公开(公告)日：2021-05-07

申请号：CN201780024258.7

申请日：2017-01-18

Applicant: 三菱电机株式会社

Inventor： 足立亘平 ,  菅原胜俊 ,  福井裕 ,  田中梨菜 ,  小西和也

IPC: H01L29/78 ,  H01L29/12

Abstract: 本发明在具有沟槽栅的半导体装置中，具备：第二导电类型的沟槽底部保护层，与设置于第一导电类型的半导体层的沟槽的底部相接；以及第一导电类型的耗尽化抑制层，设置于相邻的沟槽底部保护层之间，耗尽化抑制层包括直至相邻的沟槽底部保护层为止的水平方向的距离相等的中间点，耗尽化抑制层被形成为与沟槽及沟槽底部保护层均不接触的大小，其杂质浓度被设定得高于半导体层的杂质浓度。

公开(公告)号：CN108604598A

公开(公告)日：2018-09-28

申请号：CN201680080286.6

申请日：2016-11-22

Applicant: 三菱电机株式会社

Inventor： 福井裕 ,  菅原胜俊 ,  日野史郎 ,  小西和也 ,  足立亘平

IPC: H01L29/78 ,  H01L29/06

Abstract: 栅极连接层(14)具有隔着栅极绝缘膜(7)配置于外部沟槽(TO)上的部分。第1主电极(10)具有：主触点(CS)，在活性区域(30)内与阱区域(4)和第1杂质区域(5)电连接；以及外部触点(CO)，与活性区域(30)相离而与外部沟槽(TO)的底面相接。沟槽底面电场缓和区域(13)设置于漂移层(3)内。沟槽底面高浓度区域(18)具有比沟槽底面电场缓和区域(13)的杂质浓度高的杂质浓度，设置于沟槽底面电场缓和区域(13)上，从隔着栅极绝缘膜(7)与栅极连接层(14)相向的位置延伸至与第1主电极(10)的外部触点(CO)相接的位置。

公开(公告)号：CN119653796A

公开(公告)日：2025-03-18

申请号：CN202410826681.0

申请日：2024-06-25

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  迫纮平 ,  川畑直之 ,  中村勇 ,  大塚翔瑠

IPC: H10D12/00 ,  H10D62/10

Abstract: 本发明的目的在于提供一种通过在半导体装置中降低沟槽端部的空穴密度来抑制电场的增加，并提高雪崩耐压的半导体装置。在位于半导体装置的外周区域(40)的沟槽(7)的延伸方向的外周部处，将下部电极(10)中的比上部电极(9)延伸到外侧的下部电极的延伸部(10a)以覆盖所述上部电极(9)的端部的方式，进一步延伸到所述半导体基板的上表面，使沟槽(7)的宽度在沟槽端部(7a)处最窄。

公开(公告)号：CN119364785A

公开(公告)日：2025-01-24

申请号：CN202410906171.4

申请日：2024-07-08

Applicant: 三菱电机株式会社

Inventor： 小西和也

IPC: H10D12/00 ,  H10D64/27 ,  H10D30/66

Abstract: 本公开的目的在于，在具备第1栅极电极和第2栅极电极的半导体装置中改善传导损耗。半导体装置(101)具备经由绝缘膜埋入到多个第1沟槽各自的内部的栅极电极。栅极电极包含：第1栅极电极(12)，与第1栅极焊盘(30)电连接；和第2栅极电极(15)，与第2栅极焊盘(31)电连接。寄生于第2栅极电极(15)的栅极电容的充电期间以及放电期间分别短于寄生于第1栅极电极(12)的栅极电容的充电期间以及放电期间。

公开(公告)号：CN119181719A

公开(公告)日：2024-12-24

申请号：CN202410767914.4

申请日：2024-06-14

Applicant: 三菱电机株式会社

Inventor： 宫田祐辅 ,  海老池勇史 ,  冈本隼人 ,  玉城朋宏 ,  小西和也 ,  野口宗隆

IPC: H01L29/739 ,  H01L29/06

Abstract: 本公开提供不大幅损害半导体装置的有效面积就能够抑制半导体装置的接通时的电流急剧上升的半导体装置。半导体基板(SB)上的平面布局具有针对开关的阈值电压的分布。在由针对所述阈值电压的箱宽度为100mV的多个箱、和与所述平面布局的属于所述多个箱中的每一个箱的面积对应的多个频数来定义直方图的情况下，所述平面布局具有属于所述多个箱中的不同箱的多个区域(RG1～RGn)。所述多个区域(RG1～RGn)包括第一至第三区域(RG1～RG3)。所述直方图具有以正态分布(PNM)为基准从所述正态分布(PNM)连续地向低电压侧拖出下摆的分布(PFL)。

公开(公告)号：CN117855259A

公开(公告)日：2024-04-09

申请号：CN202311261276.0

申请日：2023-09-27

Applicant: 三菱电机株式会社

Inventor： 西康一 ,  阪口浩介 ,  小西和也

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/861

Abstract: 涉及半导体装置及其制造方法。得到一种使IGBT的输入电容增加并且抑制栅极漏电流的构造的半导体装置。IGBT区域(10)内的邻接有源沟槽(11y)以及二极管区域(20)内的邻接电容调整沟槽(22x)分别设置为在俯视观察时沿Y方向延伸的条带状。多个交叉沟槽(23)分别设置为在俯视观察时沿与Y方向垂直交叉的X方向延伸的条带状。多个交叉沟槽(23)分别在俯视观察时从邻接电容调整沟槽(22x)设置到邻接有源沟槽(11y)。因而，邻接有源沟槽(11y)的栅极电极(11a)与邻接电容调整沟槽(22x)的电容调整电极(22a)经由交叉沟槽(23)内的交叉沟槽用电极(23a)电连接。

公开(公告)号：CN117525125A

公开(公告)日：2024-02-06

申请号：CN202310941298.5

申请日：2023-07-28

Applicant: 三菱电机株式会社

Inventor： 藤井秀纪 ,  田中翔 ,  曾根田真也 ,  小西和也

IPC: H01L29/739 ,  H01L29/32 ,  H01L29/06 ,  H01L21/331 ,  H01L29/10

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。目的在于提供能够对二极管区域及IGBT区域的至少任一者的正向特性及通断损耗进行调整的技术。半导体装置具有：半导体区域，其在主面侧设置有半导体层；以及第1缺陷，其设置于半导体层，沿包含厚度方向的成分的方向从主面侧延伸。半导体区域包含二极管区域和IGBT区域的至少任意1者，该二极管区域设置有阴极层作为半导体层，该IGBT区域设置有集电极层作为半导体层。

公开(公告)号：CN115132833A

公开(公告)日：2022-09-30

申请号：CN202210276732.8

申请日：2022-03-21

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  曾根田真也 ,  西康一 ,  新田哲也 ,  古川彰彦

IPC: H01L29/423 ,  H01L29/739 ,  H01L21/331 ,  H01L21/28

Abstract: 本发明涉及半导体装置及半导体装置的制造方法，目的在于提供能够降低导通损耗的技术。半导体装置具有包含漂移层的半导体衬底和在半导体衬底设置的基极层、接触层及源极层。栅极部隔着第1栅极绝缘膜而设置于与接触层、源极层、基极层及漂移层接触的第1沟槽内。在栅极部设置有底部比侧部更远离基极层的凹部。第1绝缘部设置于第1沟槽内的栅极部的凹部内。

公开(公告)号：CN107949916A

公开(公告)日：2018-04-20

申请号：CN201580082726.7

申请日：2015-08-26

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  深田祐介 ,  上马场龙 ,  梅山真理子 ,  樽崎敦司 ,  多留谷政良

IPC: H01L29/739 ,  H01L27/04 ,  H01L29/78

CPC classification number: H01L29/0696 ,  H01L27/0664 ,  H01L29/1095 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/407 ,  H01L29/739 ,  H01L29/7397 ,  H01L29/78 ,  H01L29/7813

Abstract: 具有：半导体基板；发射极电极，其形成于该半导体基板之上；栅极电极，其形成于该半导体基板之上；第1导电型的源极层，其形成于该半导体基板之上；第2导电型的基极层，其形成于该半导体基板之上；集电极电极，其形成于该半导体基板之下；多个有源沟槽栅，它们形成于该半导体基板的上表面侧，与该栅极电极连接；以及多个伪沟槽栅，它们形成于该半导体基板的上表面侧，未与该栅极电极连接。交替地设置有第1构造和第2构造，该第1构造是大于或等于3个该有源沟槽栅并排的构造，该第2构造是大于或等于3个该伪沟槽栅并排的构造。