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公开(公告)号：CN109417098B
公开(公告)日：2022-03-01
申请号：CN201780042409.1
申请日：2017-06-22
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 本发明涉及半导体装置，具备：第1半导体层，配设于半导体基板的第1主面之上；第1半导体区域，在半导体层的上层部选择性地设置有多个；第2半导体区域，选择性地设置于第1半导体区域的上层部；第2半导体层，配置于第1半导体层的与第1半导体区域之间对应的JFET区域之上，覆盖JFET区域中的至少一部分；第3半导体层，设置于所述第2半导体层之上；栅极绝缘膜，覆盖第1半导体区域之上、第3半导体层之上；栅极电极，设置于栅极绝缘膜之上；层间绝缘膜，覆盖栅极电极、栅极绝缘膜；接触孔，贯通栅极绝缘膜以及层间绝缘膜，至少第2半导体区域在该接触孔的底部露出；第1主电极，设置于层间绝缘膜之上，经由接触孔而与第2半导体区域电连接；及第2主电极，配设于半导体基板的第2主面之上。
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公开(公告)号：CN111819696A
公开(公告)日：2020-10-23
申请号：CN201880090375.8
申请日：2018-11-29
Applicant: 三菱电机株式会社
Inventor： 野口宗隆
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 在SiC‑MOSFET中难以在减小沟道电阻的状态下提高阈值电压，如果降低沟道电阻，作为常关型的器件使用的情况下在关时电流也流动而误动作等，有时可靠性降低。根据本发明，通过在SiCMOSFET的沟道区域中添加硫、硒、碲中的至少任一者，从而在减小沟道电阻的状态下提高阈值电压，能够提高作为常关型的器件使用时的可靠性。
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公开(公告)号：CN109417098A
公开(公告)日：2019-03-01
申请号：CN201780042409.1
申请日：2017-06-22
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 本发明涉及半导体装置，具备：第1半导体层，配设于半导体基板的第1主面之上；第1半导体区域，在半导体层的上层部选择性地设置有多个；第2半导体区域，选择性地设置于第1半导体区域的上层部；第2半导体层，配置于第1半导体层的与第1半导体区域之间对应的JFET区域之上，覆盖JFET区域中的至少一部分；栅极绝缘膜，覆盖第1半导体区域之上、第2半导体层之上；栅极电极，设置于栅极绝缘膜之上；层间绝缘膜，覆盖栅极电极、栅极绝缘膜；接触孔，贯通栅极绝缘膜以及层间绝缘膜，至少第2半导体区域在该接触孔的底部露出；第1主电极，设置于层间绝缘膜之上，经由接触孔而与第2半导体区域电连接；及第2主电极，配设于半导体基板的第2主面之上。
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Patent Agency Ranking
公开(公告)号：CN119545821A
公开(公告)日：2025-02-28
申请号：CN202410277944.7
申请日：2024-03-12
Applicant: 三菱电机株式会社
Abstract: 本发明得到一种能够充分地降低损失的半导体装置。第一区域(1a)的沟槽(5)具有:第一沟槽(5a)、和从两侧夹着第一沟槽(5a)的两个以上的第二沟槽(5b)。形成于两个以上的第二沟槽(5b)的栅极电极(7)相互连接，并且不与形成于第一沟槽(5a)的栅极电极(7)连接。形成于第二区域(1b)的沟槽(5)的栅极电极(7)与发射极电极(9)连接。在被第一区域(1a)和第二区域(1b)夹着的区域内，基极层(3)与发射极电极(9)连接。
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公开(公告)号：CN111819696B
公开(公告)日：2024-03-29
申请号：CN201880090375.8
申请日：2018-11-29
Applicant: 三菱电机株式会社
Inventor： 野口宗隆
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 在SiC‑MOSFET中难以在减小沟道电阻的状态下提高阈值电压，如果降低沟道电阻，作为常关型的器件使用的情况下在关时电流也流动而误动作等，有时可靠性降低。根据本发明，通过在SiCMOSFET的沟道区域中添加硫、硒、碲中的至少任一者，从而在减小沟道电阻的状态下提高阈值电压，能够提高作为常关型的器件使用时的可靠性。
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公开(公告)号：CN119181719A
公开(公告)日：2024-12-24
申请号：CN202410767914.4
申请日：2024-06-14
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 本公开提供不大幅损害半导体装置的有效面积就能够抑制半导体装置的接通时的电流急剧上升的半导体装置。半导体基板(SB)上的平面布局具有针对开关的阈值电压的分布。在由针对所述阈值电压的箱宽度为100mV的多个箱、和与所述平面布局的属于所述多个箱中的每一个箱的面积对应的多个频数来定义直方图的情况下，所述平面布局具有属于所述多个箱中的不同箱的多个区域(RG1～RGn)。所述多个区域(RG1～RGn)包括第一至第三区域(RG1～RG3)。所述直方图具有以正态分布(PNM)为基准从所述正态分布(PNM)连续地向低电压侧拖出下摆的分布(PFL)。
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公开(公告)号：CN113544858B
公开(公告)日：2024-08-16
申请号：CN201980093714.2
申请日：2019-09-27
Applicant: 三菱电机株式会社
Inventor： 野口宗隆
IPC: H01L29/78 , H01L21/336 , H01L29/12 , H01L29/739
Abstract: 碳化硅半导体装置具备：在由碳化硅构成的半导体基板(10)上形成的n型的漂移层(20)、在漂移层(20)的表层部形成的p型的阱区域(30)、在阱区域(30)的表层部形成的n型的源极区域(40)、以与源极区域(40)、阱区域(30)和漂移层(20)相接的方式形成的栅极绝缘膜(50)、和在栅极绝缘膜(50)上形成的栅极(60)。该碳化硅半导体装置在从阱区域(30)与栅极绝缘膜(50)的界面向阱区域(30)侧预定的厚度的区域中含有氧。
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公开(公告)号：CN113544858A
公开(公告)日：2021-10-22
申请号：CN201980093714.2
申请日：2019-09-27
Applicant: 三菱电机株式会社
Inventor： 野口宗隆
IPC: H01L29/78 , H01L21/336 , H01L29/12 , H01L29/739
Abstract: 碳化硅半导体装置具备：在由碳化硅构成的半导体基板(10)上形成的n型的漂移层(20)、在漂移层(20)的表层部形成的p型的阱区域(30)、在阱区域(30)的表层部形成的n型的源极区域(40)、以与源极区域(40)、阱区域(30)和漂移层(20)相接的方式形成的栅极绝缘膜(50)、和在栅极绝缘膜(50)上形成的栅极(60)。该碳化硅半导体装置在从阱区域(30)与栅极绝缘膜(50)的界面向阱区域(30)侧预定的厚度的区域中含有氧。
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